| 主权项 |
2.如申请专利范围第1项之整流器装置,其中各 Schottky二极体包含一Schottky金属层且直接接触于该 半导体基材。3.如申请专利范围第1项之整流器装 置,其中该主动单元系呈环形及其中该Schottky二极 体系建构于环形之主动单元内。4.如申请专利范 围第3项之整流器装置,其中该主动单元系呈长方 形。5.如申请专利范围第3项之整流器装置,其中该 主动单元各包含一通道区、一闸极氧化物及一设 于该闸极氧化物上之闸极,及其中流过主动单元之 电流系在控制电位施加于闸极之情况下流过通道 区。6.如申请专利范围第5项之整流器装置,其中该 主动单元进一步包含一邻近于通道之高度掺杂汲 极接触区,及其中汲极区与闸极系利用一导电层做 电气性短路。7.如申请专利范围第6项之整流器装 置,其中该主动单元进一步包含一设于该通道区下 方之主体区,且呈相反于该接触区之导电率。8.如 申请专利范围第2项之整流器装置,其中该Schottky二 极体系由钛、二矽化钛(TiSi2)、钼、铝、铂、钼之 矽化物、铝或铂、或可构成一含矽之Schottky障壁 之任意其他金属或其矽化物所组成。9.如申请专 利范围第6项之整流器装置,其中该高度掺杂之接 触区系掺杂一N型掺杂剂至大约1019-1021公分-3。10. 一种整流器,包含: 一MOSFET装置,系建构成一具有第一及第二表面之半 导体基材上之一积体电路,其具有一源极区于一表 面上及复数MOSFET单元于另一表面上,供控制电流流 动于二表面之间,各MOSFET单元具有一闸极、一通道 及一汲极及一将闸极与汲极短路之导电层;及 一复数Schottky二极体,系建构邻近于各MOSFET单元及 导电性短路至导电层,并短路至MOSFET之闸极和汲极 ,及提供一平行之电流流动路径于该源极区。11.如 申请专利范围第10项之整流器,其中各Schottky二极 体包含一Schottky金属层且直接接触于该半导体基 材。12.如申请专利范围第11项之整流器,其中该 MOSFET单元系呈环形及其中该Schottky二极体系建构 于环形之MOSFET单元内。13.如申请专利范围第11项 之整流器,其中Schottky二极体系等数量于该MOSFET单 元。14.如申请专利范围第10项之整流器,其中该 MOSFET单元之数量系每平方厘米10至20百万个。15.如 申请专利范围第10项之整流器,其中该MOSFET单元之 闸极包含一高度掺杂之多晶矽层。16.如申请专利 范围第15项之整流器,其中该多晶矽层系200至1,000 埃厚度。17.如申请专利范围第12项之整流器,其中 各Schottky二极体系制成于一由环形侧壁围绕之矽 开放区内。18.如申请专利范围第17项之整流器,其 中该MOSFET单元之闸极包含一薄导电层,系制成于该 侧壁之一外表面上。19.一种制造一整流器装置之 方法,包含以下步骤: 提供一半导体基材且具有一顶与底表面; 制成复数基座于半导体基材之该顶表面上; 制成一闸极氧化物于基材上且邻近于基座; 制成一闸极层于该闸极氧化物之顶面上; 制成一第一填隙件且邻近于该基座侧壁; 执行一第一植入剂于第一导电率掺杂剂之该半导 体基材内,植入剂由该第一填隙件做侧向定义; 去除第一填隙件; 制成一第二填隙件且邻近于该基座侧壁,该第二填 隙件较厚于该第一填隙件; 执行一第二植入剂于第二导电率掺杂剂之该半导 体基材内,该第二植入剂由该第二填隙件做侧向定 义; 其中该第一及第二植入剂定义出复数通道区,系邻 近于该基座及位于该闸极氧化物下方;及 分别制成第一及第二电气性接触层于该顶与底表 面上,以提供一电流流动路径于该表面之间。20.如 申请专利范围第19项之方法,进一步包含在该制成 一第二填隙件步骤前之去除该第一填隙件步骤。 21.如申请专利范围第20项之方法,其中该第一填隙 件系二氧化矽。22.如申请专利范围第21项之方法, 其中去除该第一填隙件之步骤包含一选择性二氧 化矽蚀刻步骤。23.如申请专利范围第19项之方法, 其中制成一闸极之该步骤包含制成一多晶矽层及 以该第二导电率掺杂剂植入该多晶矽。24.如申请 专利范围第23项之方法,其中该多晶矽闸层系200至1 ,000埃厚度。25.如申请专利范围第24项之方法,其中 该多晶矽闸层系500埃厚度,及其中植入该闸极之该 掺杂剂浓度大约1017-1021公分-3。26.如申请专利范 围第19项之方法,进一步包含在该第二植入步骤前, 以各向异性蚀刻该第二填隙件水平部分及下层闸 极氧化物至下方半导体基材之步骤。27.如申请专 利范围第19项之方法,其中由该第二植入步骤制成 之峰値掺杂剂浓度系大约1019-1021公分-3。28.如申 请专利范围第19项之方法,其中该第一掺杂剂系硼 及该第二掺杂剂系砷。29.如申请专利范围第19项 之方法,进一步包含以步骤:选择性去除该基座区 以曝露出下层之半导体基材;及 积置一层金属于该曝露基座区中之该半导体基材 上,以制成复数Schottky二极体区。30.如申请专利范 围第29项之方法,其中该金属系钼,铝或铂。31.如申 请专利范围第29项之方法,进一步包含在该选择性 基座去除步骤之前,积置一钛层于曝露表面上、热 处理钛以制成矽化钛于曝露表面上而非基座上、 及选择性蚀除未转化之钛以曝露下层基座等步骤 。32.如申请专利范围第31项之方法,其中去除基座 之该步骤包含选择性蚀刻二氧化矽。33.如申请专 利范围第19项之方法,进一步包含积置一导电层于 该第二植入区及该闸极上,以利于其间提供一电气 性短路。34.如申请专利范围第33项之方法,其中该 导电层系一金属层。35.如申请专利范围第19项之 方法,其中该第二填隙件系由多晶矽组成。36.如申 请专利范围第19项之方法,其中该第二填隙件大约 较该第一填隙件厚5至100倍。37.如申请专利范围第 36项之方法,其中该第二填隙件系大约5微米厚及该 第一填隙件系大约2000埃厚。38.如申请专利范围第 19项之方法,进一步包含在该基座制造步骤之前,制 成复数栓塞植入剂及该第一导电率防护环植入剂 于个别栓塞及防护环区内之步骤。39.如申请专利 范围第38项之方法,其中该栓塞及防护环植入步骤 提供大约1015-1016公分-3之峰値浓度。40.如申请专 利范围第38项之方法,其中一单一遮罩步骤系用于 制成该栓塞及防护环区。41.如申请专利范围第39 项之方法,其中该栓塞及防护环植入步骤进一步包 含一大约1017-1019公分-3之浅植入。42.如申请专利 范围第19项之方法,进一步包含以下步骤: 提供一或多个中间可去除之填隙件;及 提供额外之第一导电率掺杂剂植入,以供生成之p/n 结之特定成型。43.一种非连续式积体电路整流器 装置,包含: 一半导体基材,系掺杂以一第一导电率之掺杂剂, 且具有一第一主表面及一第二主表面; 复数主动单元,设于第一主表面上;及 第一及第二电气性接触件,分别设于第一及第二主 表面上,其定义一垂直方向之电流流动路径于主表 面之间且通过复数主动单元; 其中该主动单元各包含一闸极氧化物、一设于该 闸极氧化物上之闸极、一该第一导电率之接触区 、一第二导电率之主体区植入该接触区与该闸极 氧化物下方、及一通道区,该通道区包含位于大致 所有该闸极氧化物下方之一部分该主体区; 其中流过主动单元之电流系在控制一电位经过第 一电气性接触件以施加于闸极之情况下流过复数 通道区。44.如申请专利范围第43项之非连续式积 体电路整流器装置,其中流过通道区之电流系以一 加强操作模式操作。45.如申请专利范围第43项之 非连续式积体电路整流器装置,其中流过通道区之 电流系以一耗尽操作模式操作。46.如申请专利范 围第43项之非连续式积体电路整流器装置,其中流 过通道区之电流系以一零阈操作模式操作。47.如 申请专利范围第43项之非连续式积体电路整流器 装置,其中试主动单元系呈环形。48.如申请专利范 围第43项之非连续式积体电路整流器装置,其中接 触区及闸极系利用一包含该第一电气性接触件之 导电层做电气性短路。49.如申请专利范围第43项 之非连续式积体电路整流器装置,其中该接触区包 含掺杂大约1018-1021公分-3该第一导电率掺杂剂之 一该基材区。50.如申请专利范围第43项之非连续 式积体电路整流器装置,其中该第一导电率系N型 及该第二导电率系P型。51.如申请专利范围第43项 之非连续式积体电路整流器装置,其中该第一导电 率系P型及该第二导电率系N型。52.如申请专利范 围第43项之非连续式积体电路整流器装置,其中各 主动单元进一步包含一多晶矽填隙件区于该闸极 上。53.如申请专利范围第45项之非连续式积体电 路整流器装置,其中该半导体基材之第一主表面进 一步包含一掺杂高度高于该基材者之该第一导电 率薄层。54.一种非连续式积体电路整流器装置,包 含: 一半导体基材,具有第一及第二表面,及形成于第 一表面上之复数基座; 一MOSFET,包含复数并连之MOSFET单元,系设于半导体 基材上,该MOSFET单元控制电流流过该基材之二表面 之间; 各MOSFET单元包含一填隙件,系邻设于一基座之侧面 且定义出相对于基座之MOSFET单元位置,及包含一闸 极、一闸极氧化物、一第一导电率之接触区、一 第二导电率之主体区植入该闸极氧化物与该接触 区下方、及一通道区包含位于大致所有该闸极氧 化物下方之一部分该主体区; 一共同之导电层,用于将复数单元之闸极及接触区 短路。55.如申请专利范围第54项之非连续式积体 电路整流器装置,其中该第一导电率系N型及该第 二导电率系P型。56.如申请专利范围第54项之非连 续式积体电路整流器装置,其中该填隙件由多晶矽 组成。57.如申请专利范围第56项之非连续式积体 电路整流器装置,其中该闸极由多晶矽组成。58.如 申请专利范围第54项之非连续式积体电路整流器 装置,其中流过通道区之电流系以一加强操作模式 操作。59.如申请专利范围第54项之非连续式积体 电路整流器装置,其中流过通道区之电流系以一耗 尽操作模式操作。60.如申请专利范围第54项之非 连续式积体电路整流器装置,其中流过通道区之电 流系以一零阈操作模式操作。61.如申请专利范围 第59项之非连续式积体电路整流器装置,其中各 MOSFET单元进一步包含一该第一导电率薄层,系比闸 极氧化物下方之该基材做较重掺杂,及其中包含该 闸极氧化物下方一部分该主体区之通道区系包括 该薄层。图式简单说明: 图1A系本发明功率整流器装置之一部分顶视图。 图1B系图1A所示功率整流器装置之一部分侧视截面 图。 图1C系图1B所示结构之一部分放大图。 图1D系图1B所示结构之视图,揭示通过装置顶部之 电流流动路径。 图2A系本发明功率整流器装置之一变换实施例示 意图。 图2B系图2A所示功率整流器装置之一部分侧视截面 图。 图2C系图2B所示结构之视图,揭示通过装置顶部之 电流流动路径。 图3系一电路图,说明使用图1.2所示功率整流器装 置之一电压转换器。 图4A-4L系截面示意图,说明制造图1A-1D及图2A-2C所示 功率整流器装置之较佳方法。 图5A、5B分别系本发明整流器装置之积体电路晶片 之一缘部侧视截面图及顶视图,说明一防护环结构 邻近于接触垫片。 图6A、6B分别系整流器装置之一中央部分之侧视截 面图及顶视图,说明本发明进一步内容中之一栓塞 区。 图7A、7B系侧视截面图,说明在先前方法制造整流 器装置中因为填隙件侧壁斜率变化所致之一植入 区深度变化。 |
