| 主权项 |
1.一种制造积体电路之方法,包括下列步骤:在半导体基板(501)之上沉积电荷陷捕介电材料(504);在该半导体基板(501)内形成第一和第二位元线(512);在该电荷陷捕介电材料(504)之上沉积字线材料(515);在该字线材料(515)之上沉积硬遮罩材料(516);在该硬遮罩材料(516)之上沉积光阻材料(518);处理该光阻材料(518)以形成图案化之光阻材料(518);使用该图案化之光阻材料(518)来处理该硬遮罩材料(516),以形成图案化之硬遮罩材料(519);去除该图案化之光阻材料(518);沉积硬遮罩延伸材料(524);处理该硬遮罩延伸材料(524),以形成硬遮罩延伸部(524);使用该图案化之硬遮罩材料(519)和该硬遮罩延伸部(524)来处理该字线材料(515),以形成字线(525);以及去除该图案化之硬遮罩材料(519)和该硬遮罩延伸部(524)。2.如申请专利范围第1项之制造积体电路之方法,其中,沉积该硬遮罩延伸材料(524)之步骤系沉积高密度之氧化物。3.如申请专利范围第1项之制造积体电路之方法,其中,沉积该硬遮罩延伸材料(524)之步骤系沉积选自由高温氧化物和未掺杂之氧化物所组成之群中的氧化物。4.如申请专利范围第1项之制造积体电路之方法,其中,处理该硬遮罩延伸材料(524)之步骤形成该硬遮罩延伸部(524),以减少字线间隔(530)至小于约70nm。5.如申请专利范围第1项之制造积体电路之方法,其中,沉积该硬遮罩延伸材料(524)之步骤系沉积能够予以等向性地蚀刻,而不会伤害该图案化之硬遮罩材料(519)或该电荷陷捕介电材料(504)之材料。6.如申请专利范围第1项之制造积体电路之方法,包括沉积抗反射涂层材料(517)于该硬遮罩材料(516)上,并于去除该图案化之光阻材料(518)后,再去除该抗反射涂层材料(517)。7.如申请专利范围第1项之制造积体电路之方法,包括沉积抗反射涂层材料(517)于该硬遮罩材料(516)上,该抗反射涂层材料(517)包含氮,并去除该抗反射涂层材料(517)。8.如申请专利范围第1项之制造积体电路之方法,包括沉积字线间隔件材料(534);在该字线(525)之周围形成字线间隔件(535);以及在该字线(525)上成长自我对准矽化物材料(540)。9.如申请专利范围第1项之制造积体电路之方法,包括将临限电压调整植入物(502)植入于该半导体基板(501)中。10.如申请专利范围第1项之制造积体电路之方法,其中,该电荷陷捕介电材料(504)包括:第一介电材料(506);在该第一介电材料(506)之上的电荷陷捕材料(508);以及在该电荷陷捕介电材料(504)之上的第二介电材料(510)。图式简单说明:第1图(先前技术)为习知MirrorBit快闪EEPROM之平面图;第2图(先前技术)为第1图(先前技术)之MN阵列核心之其中之一部分的电路图;第3图(先前技术)为第1图(先前技术)之MN阵列核心104之其中之一部分的平面图;第4图(先前技术)为第3图(先前技术)之一般MirrorBit快闪记忆胞沿着线4-4之横剖面等角图;第5图为制程之中间步骤期间,相似于第3图(先前技术)中沿着线5-5之横剖面,部分处理之记忆胞之横剖面图;第6图为形成硬遮罩之中间步骤期间,第5图之结构的横剖面图;第7图为沉积延伸层之中间步骤期间,第6图之结构的横剖面图;第8图为已经形成硬遮罩延伸部和蚀刻字线之中间步骤期间,第7图之结构的横剖面图;第9图为已经去除硬遮罩和硬遮罩延伸部和沉积了间隔件层之中间步骤期间,第8图之结构的横剖面图;第10图为已经形成字线间隔件之中间步骤期间,第9图之结构的横剖面图;以及第11图为本发明之简化的制程图。 |
