| 主权项 |
1.一种薄膜半导体装置,包括: 一N通道MOS电晶体与一PMOS通道电晶体,其中每一电 晶体具有一作为主动层之形成于一绝缘层上之包 含杂质的复晶矽层, 其中,一第一闸极经一第一闸极绝缘层,形成于该N 通道MOS电晶体之该复晶矽层上,该第一闸极包括一 N型复晶矽; 其中,一第二闸极经一第二闸极绝缘层,形成于该P 通道MOS电晶体之该复晶矽层上,该第二闸极包括一 P型复晶矽;以及 其中,该主动层之厚度小于形成通道转换时一空乏 层之宽度。 2.如申请专利范围第1项所述之薄膜半导体装置,其 中该第一与第二闸极系以一堆叠(stacked)结构组成, 该堆叠结构包括该复晶矽与金属或是该复晶矽与 金属矽化物(silicide)。 3.如申请专利范围第1项所述之薄膜半导体装置,其 中该复晶矽层与该第一闸极绝缘层完全地位于至 少该第一闸极下方,且一第一闸极布线(wiring)经一 接触洞连接至该第一闸极,且其中该复晶矽层与该 第二闸极绝缘层完全地位于至少该第二闸极下方, 且一第二闸极布线经一接触洞连接至该第二闸极 。 4.如申请专利范围第1项所述之薄膜半导体装置,其 中该复晶矽层之厚度约为60nm。 5.一种形成如申请专利范围第1项所述之薄膜半导 体装置的制造方法,包括下列步骤: 形成一既定厚度之非晶矽层直接沈积于一绝缘基 底,或经由一保护层沈积于该绝缘基底上; 利用雷射(laser)将该非晶矽予以复晶矽化( polycrystallize),藉以形成一复晶矽层; 图案化该复晶矽层成为复数个岛型(island)结构,藉 以形成一N通道MOS电晶体形成区与一P通道MOS电晶 体形成区; 布射一第二或一第一导电型之一杂质进入该N通道 MOS电晶体区,藉以形成一P型或N型之第一区; 布射一第一或一第二导电型之一杂质进入该P通道 MOS电晶体区,藉以形成一N型或P型之第二区; 形成一第一闸极绝缘层于该N通道MOS电晶体形成区 中该第一区上,以及形成一第二闸极绝缘层于该P 通道MOS电晶体形成区中该第二区上; 沈积复晶矽于该第一与第二闸极绝缘层上; 布射一第一导电型之一杂质进入该N通道MOS电晶体 形成区中该第一闸极绝缘层之该复晶矽上,藉以在 该第一闸极绝缘层上形成一N型之该复晶矽; 布射一第二导电型之一杂质进入该P通道MOS电晶体 形成区中该第二闸极绝缘层之该复晶矽上,藉以在 该第二闸极绝缘层上形成一P型之该复晶矽; 形成一金属层或一金属矽化物层于每一该N型与P 型之该复晶矽上,并图案化该金属层或该金属矽化 物层,藉以于该N型之该复晶矽上形成一第一闸极, 且于该P型之该复晶矽上形成一第二闸极;以及 布射一第一导电型之一杂质于该N通道MOS电晶体形 成区中,并布射一第二导电型之一杂质于该P通道 MOS电晶体形成区中,藉以分别形成源极与汲极区。 6.如申请专利范围第5项所述之薄膜半导体装置的 制造方法,其中每一该第一与第二闸极系以该复晶 矽与金属、或是该复晶矽与金属矽化物堆叠所组 成。 7.如申请专利范围第5项所述之薄膜半导体装置的 制造方法,其中该复晶矽层与该第一闸极绝缘层完 全地位于至少该第一闸极下方,且该复晶矽层与该 第二闸极绝缘层完全地位于至少该第一闸极下方, 藉以于该闸极上减少一不平坦阶差(uneven step)。 8.如申请专利范围第5项所述之薄膜半导体装置的 制造方法,其中该复晶矽层之厚度约为60nm。 9.一种形成如申请专利范围第1项所述之薄膜半导 体装置的制造方法,包括下列步骤: 形成一既定厚度之非晶矽层直接沈积于一绝缘基 底,或经由一保护层沈积于该绝缘基底上; 利用雷射将该非晶矽予以复晶矽化,藉以形成一复 晶矽层; 图案化该复晶矽层成为复数个岛型结构,藉以形成 一N通道MOS电晶体形成区与一P通道MOS电晶体形成 区; 布射一第二或一第一导电型之一杂质进入该N通道 MOS电晶体区,藉以形成一P型或N型之第一区; 布射一第一或一第二导电型之一杂质进入该P通道 MOS电晶体区,藉以形成一N型或P型之第二区; 形成一第一闸极绝缘层于该N通道MOS电晶体形成区 中该第一区上,以及形成一第二闸极绝缘层于该P 通道MOS电晶体形成区中该第二区上; 沈积复晶矽于该第一与第二闸极绝缘层上; 布射一第一导电型之一杂质进入该N通道MOS电晶体 形成区中该第一闸极绝缘层之该复晶矽上,藉以在 该第一闸极绝缘层上形成一N型之该复晶矽; 布射一第二导电型之一杂质进入该P通道MOS电晶体 形成区中该第二闸极绝缘层之该复晶矽上,藉以在 该第二闸极绝缘层上形成一P型之该复晶矽; 形成一金属层或一金属矽化物层于每一该N型与P 型之该复晶矽上,并图案化该金属层或该金属矽化 物层,藉以于该N型之该复晶矽上形成一第一闸极, 且于该P型之该复晶矽形成上一第二闸极; 形成一淡掺杂(lightly doped)汲极区于该N通道MOS电晶 体形成区与P通道MOS电晶体形成区至少其中之一上 ;以及 布射一第一导电型之一杂质于该N通道MOS电晶体形 成区中,并布射一第二导电型之一杂质于该P通道 MOS电晶体形成区中,藉以分别形成源极与汲极区。 10.如申请专利范围第9项所述之薄膜半导体装置的 制造方法,其中每一该第一与第二闸极系以该复晶 矽与金属、或是该复晶矽与金属矽化物堆叠所组 成。 11.如申请专利范围第9项所述之薄膜半导体装置的 制造方法,其中该复晶矽层与该第一闸极绝缘层完 全地位于至少该第一闸极下方,且该复晶矽层与该 第二闸极绝缘层完全地位于至少该第一闸极下方, 藉以于该闸极上减少一不平坦阶差。 12.如申请专利范围第9项所述之薄膜半导体装置的 制造方法,其中该复晶矽层之厚度约为60nm。 13.一种形成如申请专利范围第1项所述之薄膜半导 体装置的制造方法,包括下列步骤: 形成一既定厚度之非晶矽层直接沈积于一绝缘基 底,或经由一保护层沈积于该绝缘基底上; 利用雷射将该非晶矽予以复晶矽化,藉以形成一复 晶矽层; 图案化该复晶矽层成为复数个岛型结构,藉以形成 一N通道MOS电晶体形成区与一P通道MOS电晶体形成 区; 形成一第一闸极绝缘层于该N通道MOS电晶体形成区 中该第一区上,以及形成一第二闸极绝缘层于该P 通道MOS电晶体形成区中该第二区上; 沈积复晶矽于该第一与第二闸极绝缘层上,并图案 化该沈积之复晶矽,藉以于该第一闸极绝缘层上形 成一第一闸极,且于该第二闸极绝缘层上形成一第 二闸极; 布射一第一导电型之一杂质进入该N通道MOS电晶体 形成区中,藉以分别形成源极区与汲极区,并同时 使做为该第一闸极之该复晶矽成为一N型复晶矽; 以及 布射一第二导电型之一杂质进入该P通道MOS电晶体 形成区中,藉以分别形成源极区与汲极区,并同时 使做为该第二闸极之该复晶矽成为一P型复晶矽。 14.如申请专利范围第13项所述之薄膜半导体装置 的制造方法,其中每一该第一与第二闸极系以该复 晶矽与金属、或是该复晶矽与金属矽化物堆叠所 组成。 15.如申请专利范围第13项所述之薄膜半导体装置 的制造方法,其中该复晶矽层与该第一闸极绝缘层 完全地位于至少该第一闸极下方,且该复晶矽层与 该第二闸极绝缘层完全地位于至少该第一闸极下 方,藉以于该闸极上减少一不平坦阶差。 16.如申请专利范围第13项所述之薄膜半导体装置 的制造方法,其中该复晶矽层之厚度约为60nm。 17.一种形成如申请专利范围第1项所述之薄膜半导 体装置的制造方法,包括下列步骤: 形成一既定厚度之非晶矽层直接沈积于一绝缘基 底,或经由一保护层沈积于该绝缘基底上; 利用雷射将该非晶矽予以复晶矽化,藉以形成一复 晶矽层; 图案化该复晶矽层成为复数个岛型结构,藉以形成 一N通道MOS电晶体形成区与一P通道MOS电晶体形成 区; 形成一第一闸极绝缘层于该N通道MOS电晶体形成区 中该第一区上,以及形成一第二闸极绝缘层于该P 通道MOS电晶体形成区中该第二区上; 沈积复晶矽于该第一与第二闸极绝缘层上,并图案 化该沈积之复晶矽,藉以于该第一闸极绝缘层上形 成一第一闸极,且于该第二闸极绝缘层上形成一第 二闸极; 布射一第一导电型之一杂质进入该N通道MOS电晶体 形成区中以形成一淡掺杂汲极区,并同时使做为该 第一闸极之该复晶矽成为一N型复晶矽; 布射一第二导电型之一杂质进入该P通道MOS电晶体 形成区中以形成一淡掺杂汲极区,并同时使做为该 第二闸极之该复晶矽成为一P型复晶矽; 形成一侧壁(side wall)绝缘层于该N通道MOS电晶体形 成区中该等第一闸极与该P通道MOS电晶体形成区中 该等第二闸极之至少一闸极之一侧壁上;以及 利用该至少一闸极与该侧壁做为一罩幕(mask)布射 一杂质,藉以形成源极区与汲极区。 18.如申请专利范围第17项所述之薄膜半导体装置 的制造方法,其中每一该第一与第二闸极系以该复 晶矽与金属、或是该复晶矽与金属矽化物堆叠所 组成。 19.如申请专利范围第17项所述之薄膜半导体装置 的制造方法,其中该复晶矽层与该第一闸极绝缘层 完全地位于至少该第一闸极下方,且该复晶矽层与 该第二闸极绝缘层完全地位于至少该第一闸极下 方,藉以于该闸极上减少一不平坦阶差。 20.如申请专利范围第17项所述之薄膜半导体装置 的制造方法,其中该复晶矽层之厚度约为60nm。 图式简单说明: 第1图系显示本发明第一实施例中薄膜半导体装置 之平面图; 第2图系显示本发明第一实施例中薄膜半导体装置 之剖面图; 第3A至3C图系显示本发明第一实施例中制造薄膜半 导体装置步骤之剖面图; 第3D至3F图系显示本发明第一实施例中制造薄膜半 导体装置步骤之剖面图; 第3G与3H图系显示本发明第一实施例中制造薄膜半 导体装置步骤之剖面图; 第4A至4C图系显示本发明第二实施例中制造薄膜半 导体装置步骤之剖面图; 第4D图系显示本发明第二实施例中制造薄膜半导 体装置步骤之剖面图; 第5A至5C图系显示本发明第三实施例中制造薄膜半 导体装置步骤之剖面图;以及 第6图系显示本发明第四实施例中薄膜半导体装置 之平面图。 |
