| 摘要 |
<p>Bei einem mit Paralleltestmöglichkeit ausgestatteten integrierten Halbleiterspeicher sind je internem Bitleitungspaar BL, B^¨B7L^¨B7 die Bitleitungen BL, B^¨B7L^¨B7 getrennt voneinander ansteuerbar. Damit wird sichergestellt, daß im Fehlerfall ein Kippen derjenigen internen Bewerterschaltung BWS unterbunden wird, an deren internen Bitleitungen BL, B^¨B7L^¨B7 der Fehler auftritt.</p> |
