SUB-RANGING A/D CONVERTER WITH IMPROVED ERROR CORRECTION.

摘要

Convertisseur A/N de traitement subdivisé à 12 bits fonctionnant en quatre cycles de traitement subdivisé successifs avec un changement de gain de 8:1 entre les cycles. Le signal résiduel destiné à chaque cycle est dirigé sur un convertisseur rapide à 4 bits (34), dont la sortie règle les bascules destinées aux sources binaires correspondantes (92) d'un CNA (32). Le circuit d'entrée du convertisseur rapide comprend des amplificateurs (18, 18A) de résidus et de références symétriques pilotant des réseaux de résidus et de références symétriques afin de commander les comparateurs (56) de convertisseurs rapides. La sortie de CNA pour chaque cycle est comparée au signal d'entrée analogique afin de produire un nouveau signal résiduel correspondant. On dispose de 15 sources de courant binaire, trois pour le premier cycle et quatre pour chacun des trois derniers cycles. Le MSB (bit le plus significatif) de chaque groupe de quatre sources de courant binaire est un bit de chevauchement ayant la même pondération de courant que le LSB (bit le moins significatif) du groupe précédent. Le positionnement du bit de chevauchement permet de mettre au point une sortie correcte pour le CNA destiné à chacun des cycles allant du second au quatrième cycle sans modifier les bits déjà déterminés dans les cycles précédents. Le convertisseur fournit un 15e cycle facultatif permettant une sortie à 14 bits ou un rendement supérieur des convertisseurs à 12 bits.