积体半导体电路及其制法

摘要

在一含有MOS电晶体及／或双极电晶体，负载电阻且被排在场氧化区(2)做为薄膜元件(14)，场氧化区是隔开电路之主动电晶体区，这样之积体电路中，包含有多结晶矽(4)，它们同时地与在含有该积体电路之基材(1)上之双极电晶体之闸极(24)及／或射极和基极区形成的。负载电阻(14)之结构由一氧化物罩(5)形成，氧化物罩做为由双层多晶矽(24)及一高熔点金属矽化物(27)制成之闸极之构成时之蚀刻止件（etch－stop）。因为仅闸极(24)之多晶矽不需覆矽化物(27)可被用为负载电阻(14)，负载电阻(14)之层电阻可独立于闸极（24，27）之层电阻而订定。本发明可应用到CMOS及双极／CMOS电路上。1986年11月18日在德国申请专利第3639357.6 号

主权项

1﹒一种包含有MOS电晶能及/或双极电晶体 及在隔开电路主动电晶体区之场氧化物区 上安排做为薄膜元件之负载电阻之积体半 导体电路,电晶体有由双层多结晶矽及高 熔点金属矽化物裂成之闸极及/或射极和 基极,其中该负载电阻被安排在与闸极及 /或射极、基极之多结晶矽属同层上,并 且是为掺杂的多结晶矽层构成,而其端子 包含有高熔点金属矽化物。 2﹒依照申请专利范围第1.项之积体半导能电 路,其中该负载电阻之侧壁设有侧壁绝缘 层。 3﹒依照申请专利范围第1.或2.项之积体半导 体电路,其中该金属矽化物是二矽化钽( TASI)。 4﹒一种制造积体半导电路的方法,其中含有 多结晶矽之负载电阻同时与闸极及/或射 极及基极之聚合结晶矽层被置入,并在隔 开电路之主动电晶体区之场氧化物区上做 为薄膜元件,并以一氧化物罩来构成,并 且其中含有高熔点金属矽化物之负载电阻 端子之构成是与MOS电晶体之闸极及/或 双极电晶体之射极及基极之构成同时为之 。 5.依照申请专利范围第4.项积体半导能电路 之制造方法,其中形成负载电阻之多结晶 矽层之掺杂是在层置入时或随后出离子植 入或扩散法为之。 6.依照申请专利范围第4.项或5.积体平导体 电路之制造方法,其中该负载电阻及MOS 电晶体之闸极由一致性氧化物属之置入及 非等方性蚀回形成之侧壁绝缘层,并且其 中电路之MOS电晶体之闸极及电源/排硫 端子及/或双极电晶体之射极及基极端子 是由高熔点合属矽化物任意置入到配置之 单结晶及多结晶矽表面未覆有氧化物层之 部份而形成。