| 摘要 |
<P>L'invention se situe dans le domaine des systèmes de traitement de l'information.</P><P>L'invention concerne une unité centrale qui comprend plusieurs processeurs P1 ,...Pi - 1 , Pi ,...,Pn envoyant des demandes à plusieurs mémoires M1 ,...Mi - 1 , Mi ,...,Mn par une interconnexion d'entrée et recevant les réponses de ces mémoires par une interconnexion de sortie.</P><P>Pour simplifier l'interconnexion d'entrée lorsque le nombre de processeurs Pi et de mémoires Mi augmente, on utilise un anneau AS1 de stations STi munies d'un registre 1.</P><P>Une demande issue d'un processeur Pi est chargée dans une station STi lorsque cette station est libre ou se libère sinon l'anneau AS1 fonctionne en registre à décalage rebouclé. Une station se libère lorsque la demande contenue dans la station avale est acceptée par une mémoire.</P><P>Un dispositif analogue peut être utilisé pour l'interconnexion de sortie.</P><P>Application notamment aux calculateurs vectoriels.</P>
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