| 摘要 |
Un processeur graphique est couplé à une pluralité de mémoires à accès sélectif RAM (21) pour stocker un bloc de données d'affichage. Le processeur envoie un signal séparé RAS (RAS0-RAS4) (stroboscopique d'adresses de rangée) et un signal séparé CAS (CAS0-CAS4) (stroboscopique d'adresses de colonne) à chacune des mémoires à accès sélectif de sorte que des adresses de rangée et/ou de colonne de chaque mémoire à accès sélectif (RAM) puissent être verrouillées en utilisant une séquence de synchronisation décalée. Des données peuvent être écrites en mémoire ou lues de la mémoire en utilisant cette technique de décalage, la vitesse globale de transfert des données étant plus rapide que le temps de cycle de la mémoire à accès sélectif RAM. |
