| 主权项 |
1﹒一种微电脑系统,具有:一CPU当地滙流排,连接一CPU和一快速记忆分系统,该CPU具有供告示写入操作之装置,其在写入作完成前,响应一CPU准备信号之接收,一系统滙流排装置,共连接一随机接达记忆器及多个可定址功能单位,于一写入操作完成时,该系统滙流排装置转回一准备信号,一双向地耦合该系统滙流排及CPU当地滙流排之装置逻辑装置,其选择地防止告示写入操作,该逻辑装置包含:a)一位址解码器装置,其耦合于该CPU当地滙流排之一位址滙流排组件,以产生一信号,指示该CPU当地滙流排上一位址之证实,而在与该快速记忆分系统相关之一位址范围以外,及b)一响应该信号之装置,其暂停该CPU准备信号,直至自该系统滙流排工具收到该准备信号为止。2﹒根据上述申请专利范围第1项所述之系统,其另包含:一任选特性滙流排(optionalfeat─UrebU将一个或更多可定址任选特性单位连接于任一单位可能或不可能具有一资料宽,该资料宽与全部该等其他组件相等,第二耦合装置,其将该任选特性滙流排作双向耦合于该系统滙流排,因此,于一写入操作完成时,该系统滙流排转向该准备信号至该可定址任选特性单位之一,藉此,该逻辑装置选择地防止告示写入操作于任一之该等任选特性单位,共具有位址在与该快速记忆分系统相关之一位范围以外。3﹒根据上述申请专利范围第1项所述之系统,其中,该耦合装置包括:一位址缓冲器,其具有一输入,一来自该CPU当地滙流排,及一输出,至该系统滙流排,该位址缓冲器另具有一使能间之控制输入及一使能输出(outputen─able)之控制输入,一双向资料缓冲器,以其第一端耦合于该CPU当地滙流排,而第二端耦合于该系统滙流排,该双向资料缓冲器另具有一使能输入之控制输入,一使能输出之控制输入,及一方向控制输入,该逻辑装置另包括控制装置,其产生全部该等控制输入于该位址缓冲器及该双向资料缓冲器。4﹒根据上述申请专利范围第3项所述之系统,其中,该逻辑装置包括响应来自该位址解码器装置之一信号之装置,指示一位址范围以内,于自该系统滙流排装置收到该准备信号前,产生该CPU准备信号。5﹒根据上述申请专利范围第4项所述之系统,其中,该位址解码器装置响应少于全部该证实之位址,以确定该证实位址是否在与该快速记忆分系统相关之范围以内。6﹒根据上述申请专利范围第5项所述之系统,其中,响应该信号之装置,包含一可程式规画之阵列逻辑。7﹒根据上述申请专利范围第6项所述之系统,其中,该CPU包含一80386,该快速记忆分系统包含一82385快速记忆控制器,一快速记忆器及该可程式规画之阵列逻辑单位。图示简单说明图1是采用本发明一与型微电脑系统之完整立体图;图2是采用本发明一典型微电脑系统多数组件之方块详图;图3是一方块图,多少较图2详细,其显示制造者所建议一80386和82385间之该等连接,具有助于了解为何此一排列与动态滙流排大小不相一致;及图4是一方块图,与图3同,但说明本发明选择地告示写入周期之应用。 |
