| 主权项 |
1.一种半导体记忆排列(11),包括多个配置成列及行之记忆电晶体(10)及多个与该等平行伸展之主数元线,每一主数元线(12)连接至单独一行之该等记忆单元电晶体(10),一行参考单元电晶体(16)及一参考数元线(18),此数元线平行于该等记忆单元电晶体行并如所述该等记忆单元电晶体位于该记忆列之同一区内;多个字线,平行于该等记忆单元电晶体(10)列并分别连接至记忆单元电晶体(10)之闸极并至位于一设定列中之参考单元电晶体16之闸极,连接于该参考数元线与每一主数元线(12)之间之侦测装置(24a,24b……28a,28b),此侦测装置以有效方式感测一记忆单元电晶体是否存在于一位址,此位址系藉选择一设定之字线及一设定之主数元线来决定,此记忆列之特点为另外包括连接至每一主数元线(12)及参考数元线之曳上负载电晶体装置(14,20),连接至每一该等圭数元线及该参考数元线之曳下电晶体装置(15,22),曳上负载电晶体装置(14,20),曳下电晶体装置(15,22),记忆单元电晶体(10),以及参考单元电晶体(16)在大小及互导方面有特别之相关性,俾当操作电压经由该曳上负载电晶体装置(14)而加至该参考数元线及该主数元线(12)时,一经选定之主数元线(12)便含或则有一高于参考数元线(18)之电位之高电位,以指示在选定之记忆单元位址一记忆单元电晶体(10)之不存在,或则有一低于参考数元线之电位之低电位,以指示在选定之记忆位址有一记忆单元电晶体之存在。 |
