| 发明名称 |
PLL CIRCUIT FOR GENERATING OUTPUT SIGNAL SYNCHRONIZED WITH INPUT SIGNAL BY SWITCHING FREQUENCY DIVIDING RATIO |
| 摘要 |
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| 申请公布号 |
EP0316878(A3) |
申请公布日期 |
1989.08.30 |
| 申请号 |
EP19880119036 |
申请日期 |
1988.11.15 |
| 申请人 |
SANYO ELECTRIC CO., LTD. |
发明人 |
ARAI, MASASHI;OGAWA, RYUICHI |
| 分类号 |
H03D1/22;H03L7/099;(IPC1-7):H03D1/22;H03L7/00 |
主分类号 |
H03D1/22 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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