| 摘要 |
Dans des procédures d'addition ou de soustraction à virgule flottante, deux opérations de décalage de la fraction d'opérande peuvent être nécessaires. La première opération de décalage, basée sur la différence entre les arguments exponentiels d'opérande, implique l'alignement d'un des arguments d'opérande, de sorte que la procédure d'addition ou de soustraction entre les opérations d'opérande peut être effectuée. Afin de terminer correctement les calculs associés, il convient de savoir si une éventuelle position de fraction retirée de la fraction par l'opération de décalage comporte des signaux autres que zéro, c'est à dire, l'opération intitulée calcul du bit ''collant''. La seconde opération importante de décalage a lieu après que l'addition ou la soustraction des fractions d'opérande se soit déroulée. La fraction d'opérande résultante, d'intérim, doit être normalisée, c'est à dire qu'un signal autre que zéro est placé dans la position binaire la plus significative de la fraction d'opérande, et que l'argument exponentiel de l'opérande est réglé en conséquence. Afin d'effectuer cette normalisation, la position ''un'' en tête (non zéro le plus significatif) doit être identifiée. La présente invention utilise une chaîne de report pour à la fois calculer les informations de bit ''collant'' et détecter le ''un'' en tête dans une fraction d'opérande. |
