| 摘要 |
Un système d'ordinateur utilisant un mircroprocesseur à haute vitesse et à longueur de bit étendue comprend une mémoire en réseau (5) qui est segmentée pour pouvoir être adressée par des mots mais partage un bus commun de données de mots multiples. Le système d'ordinateur comprend en outre un circuit logique (26) pour générer sélectivement et synchroniser dans le temps des signaux d'état d'attente pour le microprocesseur. Le circuit logique (26) est sensible à une requête d'accès en mémoire par le microprocesseur. La requête d'accès en mémoire est considérée conjointement aux informations antérieures d'accès du microprocesseur pour déterminer si le même segment du réseau de mémoire (5) doit être adressé pendant le cycle suivant d'accès au réseau de mémoire. Si une coïncidence de segment est détectée, un cycle d'attente est initié pour retarder l'accès au réseau de mémoire. Le cycle d'attente peut être un cycle unique d'horloge de microprocesseur ou des multiples de cet intervalle de temps. Le circuit s'applique à un système d'ordinateur ayant un microprocesseur avec une fréquence des cycles plus rapide que la fréquence de répétition d'accès au réseau de mémoire et qui utilise un logiciel de longueur différente de mots de données. |
