| 主权项 |
1.一种格阵列(grid array,GA)封装的积体电路(integrated circuit,IC),该积体电路包含有: 一基板; 一晶片(chip),设于该基板之上,该晶片包含: 一核心电路; 复数个输入/输出装置,各该输入/输出装置均包含 有复数个输入/输出单元; 复数个接合垫,设于各该输入/输出装置之四周,且 各该接合垫系排列为复数层方式; 复数条金属走线(traces)以及复数个导通孔(vias),设 于该晶片内并分布于该晶片之复数层金属导电层 之中,以选择性地(selectively)电连接各该输入/输出 装置与各该接合垫; 复数个接环(rings)以及复数个指状接点(fingers),设 于该基板之上且环绕于该晶片外围,该等指状接点 系位于该等接环的外围;以及 复数条焊接线(bonding wires),用以电连接各接合垫至 其相对应之指状接点或相对应之接环; 其中不同接合垫藉由该等金属走线而选择性地( selectively)共用同一输入/输出装置。2.如申请专利 范围第1项之积体电路,其中各该输入/输出装置系 包含四个输入/输出单元,其上方之金属层相应形 成四个金属环(metal ring)。3.如申请专利范围第2项 之积体电路,其中该等输入/输出单元系为核心电 路接地(GND)输入/输出单元、核心电路电压(VDD)输 入/输出单元、输入/输出缓冲电路(I/O buffer)电压( VCC)输入/输出单元以及输入/输出缓冲电路接地(VSS )输入/输出单元。4.如申请专利范围第3项之积体 电路,其中各该等输入/输出装置之该VSS输入/输出 单元形成一距离晶片中心最远的最高层金属环。5 .如申请专利范围第3项之积体电路,其中电连接一 接地电压(VSS)之接合垫系与电连接一讯号(Signal)之 接合垫共用该等输入/输出装置之一。6.如申请专 利范围第3项之积体电路,其中电连接一VSS电压之 接合垫系与电连接一电源(Power)之接合垫共用该等 输入/输出装置之一。7.如申请专利范围第3项之积 体电路,其中电连接该VSS电压之接合垫系与位在不 同层的邻近接合垫共用输入/输出装置。8.如申请 专利范围第3项之积体电路,其中电连接一VSS电压 之接合垫系与电连接一讯号(Signal)之接合垫共用 该等输入/输出装置之一。9.如申请专利范围第3项 之积体电路,其中电连接一VSS电压之接合垫系与电 连接一电压源(Power)之接合垫共用该等输入/输出 装置之一。10.如申请专利范围第3项之积体电路, 其中在电连接复数个VSS电压之接合垫藉由与其他 接合垫共用输入/输出装置,使得最小化该等VSS接 合垫所占用之输入/输出装置数量。11.如申请专利 范围第3项之积体电路,其中三个相邻之输入/输出 装置中的该等VCC、VDD或GND输入/输出单元系分别电 连接一相对应之接合垫,而同时该等三个相邻之输 入/输出装置中的VSS输入/输出单元选择性地电连 接一个或一个以上VSS电压之接合垫。12.如申请专 利范围第3项之积体电路,其中各该VSS输入/输出单 元藉由共用,使得独立占用之输入/输出装置之数 目实质为零。13.如申请专利范围第3项之积体电路 ,其中电连接该等VSS输入/输出单元之接合垫系位 于该复数层接合垫之一最外圈。14.如申请专利范 围第13项之积体电路,其中电连接该等VSS输入/输出 单元之接合垫,系分别经由复数条焊接线以一最短 路径电连接至一接地环,以最小化该等焊接线之总 电感(L)。15.如申请专利范围第3项之积体电路,其 中电连接该等VSS输入/输出单元之接合垫系位于该 复数层接合垫之一最外圈。16.如申请专利范围第 15项之积体电路,其中电连接该等VCC输入/输出单元 之接合垫,系分别经由复数条焊接线以一最短路径 电连接至一电源环,以最小化该等焊接线之总电感 (L)。17.如申请专利范围第1项之积体电路,其中该 等接合垫系呈一个三层交错(tri-tier staggered)的方 式排列。18.如申请专利范围第1项之积体电路,其 中该积体电路系为一超大型积体电路(very large scale integration,VLSI)或一极超大型积体电路(ultra large scale integration,ULSI)等级以上之积体电路。19. 一种格阵列(grid array,GA)封装的打线方法,该方法包 含步骤有: 备置一晶片(chip),设于一基板之上,该晶片包含: 复数个输入/输出装置; 复数个接合垫,设于该等输入/输出装置之四周,并 以复数层的方式排列于该晶片表面; 复数条金属走线(traces)用以电连接各该输入/输出 装置与各该接合垫;以及 复数个接环(rings)以及复数个指状接点(fingers),设 于该基板之上且环绕于该晶片外围,该复敦个指状 接点系位于该等接环之外;以及 打线(wire bond)连接各接合垫至其相对应之指状接 点或相对应之接环; 其中除了位于边缘两侧之接合垫外,一位于内圈之 接合垫之打线弧高系实质大于一位于外圈之接合 垫之打线弧高,使打线交错的机会降低,并提高打 线良率。20.如申请专利范围第19项之方法,其中该 等接合垫系以三层交错(tri-tier staggered)的方式排 列于晶片表面,位于最内圈的为一第一圈接合垫, 位于中间圈的为一第二圈接合垫,位于最外圈的为 一第三圈接合垫。21.如申请专利范围第20项之方 法,其中第一圈接合垫系经由打线而被电连接至位 于最外圈之相对应之指状接点,而形成高弧(high loop);该第三圈接合垫经由打线而电连接至其位于 最内圈之相对应之接环,形成低弧(1ow loop);而该第 二圈接合垫经由打线电连接至其位于最外圈之指 状接点或接环,而形成中弧(medium loop),使得内圈之 高弧弧度大于中圈之中弧弧度,而中圈之中弧弧度 大于外圈之低弧弧度。22.一种格阵列(grid array,GA) 封装的积体电路,该积体电路包含有: 一基板; 一晶片(chip),设于该基板之上,该晶片包含: 一核心电路; 复数个输入/输出装置; 复数个接合垫,设于各该输入/输出装置之四周,且 各该接合垫系以三层交错(tri-tier staggered)的方式 排列于该晶片表面; 复数条金属走线以及复数个导通孔(via),设于该晶 片内并分布于该晶片之复数层金属导电层之中,以 电连接各输入/输出装置与各接合垫; 复数个接环(rings)以及复数个指状接点(fingers),设 于该基板之上且环绕于该晶片外围,该等指状接点 系位于该等接环的外围;以及 复数条焊接线(bonding wires),用以电连接各接合垫至 其相对应之指状接点或相对应之接环。图式简单 说明: 图一为习知利用GA方式封装之晶片的示意图。 图二为习知利用GA方式封装之晶片之接合垫、接 环及指状接点之电连接方式之示意图。 图三为习知利用GA方式封装之晶片的接合垫示意 图。 图四为本发明利用GA方式封装之晶片之示意图。 图五为本发明利用GA方式封装之晶片中金属走线 与导通孔剖面之示意图。 图六为本发明利用GA方式封装之晶片中输入/输出 装置与接合垫间之俯视走线图。 图七为本发明利用GA方式封装之晶片中金属走线 与导通孔剖面之示意图。 图八为本发明利用GA方式封装之晶片之接合垫、 接环及指状接点之电连接方式之示意图。 |
