| 摘要 |
Système de calcul comprenant des premières, deuxièmes, troisième, quatrième, cinquièmes et sixièmes sources de signaux binaires multibits et des premiers et seconds additionneurs binaires. Chaque additionneur binaire comporte plusieurs phases parallèles d'un nombre égal à celui des bits des signaux. Chaque phase de chaque additionneur comporte un premier et un second additionneur complets. Chaque additionneur complet a une entrée deuxième opérande, une entrée premier opérande, une entrée report, une sortie total et une sortie report. Dans le premier additionneur, la première source est connectée à l'entrée deuxième opérande du premier additionneur complet, la deuxième source à l'entrée premier opérande du premier additionneur complet, la troisième source à l'entrée report du premier additionneur complet, la sortie total du premier additionneur complet à l'entrée deuxième opérande du second additionneur complet, la sortie report du premier additionneur complet à l'entrée report de la phase suivante par ordre d'évolution du second additionneur complet et la quatrième source à l'entrée premier opérande du second additionneur complet. Les additionneurs complets sont mis en oeuvre à l'aide d'un ensemble de circuits logiques bas niveau, non saturants, bipolaires différentiels, qui réduit beaucoup la dissipation de puissance à grande vitesse de traitement. Le système de circuits se trouve, matériellement, dans une puce de circuit intégré de sorte que les phases des additionneurs se suivent dans l'ordre des bits et/ou les phases correspondantes des différents additionneurs sont alignées les unes par rapport aux autres. |
