| 摘要 |
Die Gate Array Anordnung sieht in einem Kernbereich Grundzellen vor, durch deren Verdrahtung logische Funktionen oder speichernde Funktionen realisiert werden können. Die Grundzellen bestehen aus sechs oder sieben Transistoren in CMOS-Technik. Drei P-Kanaltransistoren (TR1) liegen in einem ersten Bereich (BE1), drei N-Kanaltransistoren (TR2) liegen in einem zweiten Bereich (BE2). Die Anschlüsse (GTA) der Gateelektroden (GT1, GT2) der Transistoren sind zwischen den beiden Bereichen (BE1, BE2) angeordnet. Außerhalb des Bereiches (BE2) für die N-Kanaltransistoren (TR2) ist ein weiterer Transistor (TR3) angeordnet, der eine kleinere Kanalweite hat als die übrigen Transistoren (TR1, TR2). Die Gateelektrode (GT3) liegt parallel zu den Gateelektroden (GT2) der N Kanaltransistoren (TR2), ist jedoch kürzer. Der Anschluß (GTB) der Gateelektrode (GT3) des Transistors (TR3) ist der Leitung für die Versorgungspanung (VSS) zugewendet. Das Lay Out der Grundzelle hat den Vorteil, daß die Anschlüsse (GTA) der Gateelektroden der N-Kanal- bzw. P-Kanaltransistoren benachbart zueinander liegen und somit auf kürzestem Weg miteinander verbunden werden können. Andererseits bleibt über den Bereichen (BE1, BE2) genügend Raum, um Verdrahtungsleitungen über die Zelle hinweg zu führen. |
