Address decoder for CMOS circuits.

摘要

Zur Verkürzung der Schaltzeiten von Adreßdecodern für CMOS-Schaltkreise werden dynamische Logikglieder vorgeschlagen, die durch nachgeschaltete Halteglieder quasistatisches Verhlaten zeigen. Die dynamischen Logikglieder werden wie der Adreßbus in einer Taktphase vorgeladen, während in einer zweiten Taktphase die Adressen mit Hilfe schneller n-Kanal-Transistoren ausgewertet und in dem zugeordneten Halteglied zwischengespeichert werden.