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Afin de multiplexer une pluralité de sous-canaux à débits divers sur un canal à débit fixe, on définit une structure de blocs comprenant j séries de i-multiples pour un total de ij bits par bloc. Les paramètres i et j sont mathématiquement déterminés en fonction du débit des sous-canaux et du débit du canal fixe. Pour j-1 des i-multiples, i-1 bits sont utilisés pour des informations, le dernier bit étant mis à UN. Dans un i-multiple tous les i bits sont mis a zéro. L'encadrement est détecté en recherchant un UN suivi de i ZEROS, motif qui ne peut survenir nulle part ailleurs dans le bloc, quelles que soient les données. Un nombre intégral de bits portant des informations de chaque sous-canal est distribué parmi les positions (i-1) (j-1) des bits portant des informations. Dans un mode de réalisation, deux canaux à 666-2/3 bps et un canal à 4800 bps sont multiplexés sur un canal à 8000 bps en utilisant une structure de blocs formés de 24 multiplets de cinq bits. Dans les 92 positions de bits d'informations, 72 bits sont attribués au canal à 4800 bps et 10 bits à chaque canal à 666 à chaque canal à 666-2/3 bps. Le multiplexeur décale les bits d'entrée à travers des registres de décalage (403, 404, 406) et sélectionne (407) pour la sortie au débit de 8000 bps un des bits d'entrée enregistrés ou une série UN ou ZERO déterminée par un mécanisme de séquence (410). Le démultiplexeur décale les bits dans les trains multiplexés de bits à travers un registre de décalage (802) et sélectionne (814) selon une séquence déterminée par un mécanisme de séquence (813) des bits enregistrés appropriés pour la sortie dans des trains démultiplexés de bits. L'encadrement est maintenue par un détecteur de motifs (804) qui n'est sensible qu'à une UN suivi par cinq ZEROS dans le train multiplexé. |
