| 摘要 |
Un circuit mémoire (10) possède une pluralité de paires de lignes de bits (203, 204) et de lignes de mots d'intersection (218-220) avec une cellule mémoire (205-207) située à chaque intersection. Une adresse de colonnes sélectionne la ligne de bits (203, 204) à laquelle il faut accéder et une adresse de lignes sélectionne la ligne de mots (218-220) qui est validée. Les cellules mémoires le long de la ligne de mots validée (218-220) amènent les lignes de bits (203, 204) à développer une tension différentielle. En réponse à une modification de l'adresse de lignes, les lignes de bits (203, 204) sont égalisées et préchargées. En réponse à une modification de l'adresse de colonnes, les lignes de bits (203, 204) sont préchargées sans être égalisées de sorte que la tension différentielle développée sur les lignes de bits (203, 204) est maintenue. |
