| 摘要 |
<p>En pakket addisjons og subtraksjonsoperasjon er utført ved en mikroprosessor i parallell hvorpå halvordsoperanden er skaffet fra det signerte topp (_T) eller bunn (_B) halvordslokalisering av: det signerte kilderegisteret (RGA, RGB) til en registerfil (19) og summen og forskjellsresultatet til slike operasjoner er pakket i respesktive topp og bunn halvordslokaliseringer av et designert destinasjonsregister (DST_REG). Mikroprosessoren inkluderer en aritmetisk logisk enhet (ALU 11) med addisjonskrets som kan være selektivt delt i separate halvordsadderere (13, 15) som er uavhengig valgbare (ADDSUB_CTL_T, ADDSUB_CTL_B) for å utføre enten en addisjonsoperasjon eller en subtraksjonsoperasjon hvorpå den valgte halvordsoperanden (OP_B_T, OP_A_T, OP_B_B, OP_AB). Halvordsaddereren til ALU gir tilgang til operander fra kilderegisteret via et sett av multipleksere (21-26) som velger mellom topp og bunnhalvordslokaliseringen. Operasjoner med halvering og metningsmodifikasjoner til summen og forskjellsresultatene kan også bli gitt. 1</p> |
