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Eine Schaltungsanordnung mit einer matrixförmigen Speicheranordnung zur variabel einstellbaren Verzögerung digitaler Signale enthält als speichernde Elemente an sich bekannte 3-Transistorzellen mit überlappenden Schreib-/Lesezyklen, einen vom Eingangsdatentakt taktgesteuerten, kontinuierlich fortschaltbaren, jederzeit rücksetzbaren Zeilenwähler (P1...Pn), der je zwei in der Phase gegeneinander versetzte Signalausgänge je Wählschritt aufweist, die jeweils eine Schreibwortleitung (ws) bzw. eine Lesewortleitung (wl) ansteuern, welche je Zeile der Matrix vorgesehen sind, je Spalte zwei getrennte Bitleitungen (Schreibbitleitung (bs), Lesebitleitung (bl)), die jeweils mit allen Speicherzellen einer Spalte zusammengeschaltet sind, je Spalte einen abtrennbaren, speichernden Verstärker (A1...Am), dessen Eingang (i) mit der Lesebitleitung (bl) der ihm zugeordneten Spalte und dessen Ausgang (o) mit der Schreibbitleitung (bs) der ihm nachgeordneten Spalte verbunden ist und als ein ihm zugeordneter Datenausgang (Z1...Zm) dient, einen Dateneingang für die zu verzgernden Datensignale, der mit der Schreibbitleitung (bs) der ersten Spalte und einem unverzögerten Datenausgang (Zo) verbunden ist sowie einen Rücksetzeingang ( ?), der mit Setzeingängen (a,?) eines ersten Gliedes (P1) des Zeilenwählers sowie mit den Rücksetzeingängen ( ?) der restlichen Glieder (P2...Pn) des Zeilenwählers verbunden ist. Der zeitliche Abstand zwischen Rücksetzimpulsen ( ?) wird derart gewählt, daß er gleich der geforderten Verzögerungszeit ist, welche zwischen dem unverzögerten Datenausgang (Zo) und dem ersten verzögerten Datenausgang (Z1) eingestellt werden soll.
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