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<p>Un système de détection et de correction d'erreurs comprend un bus de transmission de données (196, 198) pour transmettre des signaux de données et des signaux de code de correction d'erreurs (CCE) entre une mémoire (28) et une unité de traitement (10). Les signaux CCE sont conformes à un code Hamming modifié. Un circuit de détection et de correction d'erreurs (264) corrige des erreurs à un seul bit dans des données lues dans la mémoire (28). Est également connecté au bus (196-198). Un circuit de détection d'erreurs à un seul bit (262) comprenant une pluralité de générateurs de parité disposés de manière à recevoir les signaux de données et les signaux CCE choisis et adaptés, lorsqu'une erreur à un seul bit est détectée, pour provoquer le bloquage d'un générateur à horloge (94), interrompant ainsi le fonctionnement de l'unité de traitement (10). Après une période déterminée à l'avance, suffisante pour permettre au circuit de détection et de correction d'erreurs (264) de corriger l'erreur à un seul bit, le fonctionnement du générateur à horloge (94) reprend. Le bus de transmission comprrend deux bus individuels (196, 198) et si les deux bus sont utilisés dans une opération de recherche en mémoire, le circuit de détection et de correction d'erreurs (264) agit successivement sur les données portées sur les bus individuels (196, 198).</p> |
