| 主权项 |
1.一种备有处理装置及记忆之积体电路,其特征为包括:一资料淮流排;一位址淮流排;一处理装置,连接于上述资料滙流排及位址滙流排;一记忆,连接于上述资料滙流排及位址滙流排;一第1转送部,将供给于资料端子之资料转送至该资料滙流排;一第2转送部,将资料滙流排上之资料转送至该资料端子;一篇3转送部,将供给于位址端子之位址转送至该位址滙流排;及一信号产生手段,响应于从该处理装置供给之记忆读出要求而产生使该第l、第3转送部之输出之阻抗变成高阻抗之信号,响应于从处理装置供给之记忆写入要求而产生使得从记忆将资料传送至资料滙流排之记忆资料送出部及第1.第3转送部之输出之阻抗分别变成高阻抗之信号,响应于来自外部之记忆读出要求而产生使得从处理装置将资料传送至资料滙流排之处理装置资料送出部及从处理装置将位址传送至位址滙流排之处理装置位址送出部之各输出之阻抗变成高阻抗之信号,及响应于来自外部之记忆写入要求而产生使处理装置资料送出部,处理装置位址送出部,记忆资料送出部之各输出之阻抗变成高阻抗之信号。2.如请求专利部份第1.项之积体电路,其中,又具有将位址滙流排上之位址转送至位址端子之第4转送部,上述信号产生手段系响应于从处理装置供给之外部记忆读出要求而产生使第1、第3转送部之输出之阻抗变成高阻抗之信号,而且响应于从处理装置供给之外部记忆写入要求而产生使记忆资料送出部及第1.第3转送部之输出之阻抗变成高阻抗之信号之手段。3.如请求专利部份第1.项或第2.项之积体电路,其中,信号产生手段系比来自处理装置之读出及写入要求更优先的响应于来自外部之读出及写入要求之手段。4.一种备有处理装置及记忆之积体电路,其特征为:备有第1积体电路及至少一个控制该第1积体电路之第2积体电路,该第1积体电路系由,一资料滙流排;一位址滙流排;一处理装置,连接于上述资料滙流排及位址滙流排;一记忆,连接于上述资料滙流排及位址滙流排;一第1转送部,将供给于资料端子之资料转送至该资料转送至该资料滙流排;一第2转送部,将资料滙流排上之资料转送至该资料端子;一第3转送部,将供给于位址端子之位址转送至该位址滙流排;及一信号产生手段,响于从该处理装置供给之记忆读出要求而产生使该第1.第3转送部之输出之阻抗变成高阻抗之信号,响应于从处理装置供给之记忆写入要求而产生使得从记忆将资料传送至资料滙流排之记忆资料送出部及第1.第3转送部之输出之阻抗分别变成高阻抗之信号,响应于来自外部之记忆读出要求而产生使得从处理装置将资料传送至资料滙流排之处理装置资料送出部及从处理装置将位址傅送至位址滙流排之处理装置位址送出部之各输出之阻抗变成高阻抗之信号,及响应于来自外部之记忆写入要求而产生使处理装置资料送出部,处理装置位址送出部,记忆资料送出部之各输出之阻抗变成高阻抗之信号;所构成,响应于从第2积体电路供给对分别连接于第1积体电路之位址端子及资料端子之位址滙流排及资料滙流排,与第1积体电路中具有之记忆之存取要求于第2积体电路,该第2积体电路将来自外部之记忆读出要求或来自外部之记忆写入要求供给于第1积体电路之信号产生手段,而该第2积体电路存取该第1积体电路中之记忆。 |
