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Digitaler Multiplizierer mit in mehreren Zeilen angeordneten Zellen (Z11 bis Z44), wobei die Zeilen unterschiedlichen Gruppen von Partialproduktbits zugeordnet sind. Es sind Summenpfade (5) und Übertragspfade (7) vorgesehen, die die einzelnen Zellen miteinander verbinden und an ihren Enden Signale abgeben, aus denen die Produktbits gebildet werden. Die Multiplikandenbits werden zusammen mit den in einer Zeile gebildeten Summen- und Übertragssignalen zwischengespeichert und nach einem Pipelining-Verfahren gleichzeitig an die jeweils nächste Zeile weitergegeben. Angestrebt wird hierbei eine möglichst unverzögerte Einspeisung eines Multiplikatorbits in sämtliche Zellen (Z31 bis Z34) einer Zeile, um eine kurze Stufenlaufzeit der Signale zwischen den Ausgängen zweier aufeinanderfolgender Zeilen zu erzielen. Erreicht wird das dadurch, daß jedes Verknüpfungsglied, das zur Bildung eines Partialproduktbits dient, in einer Zelle (Z23) enthalten ist, die der Zeile (Z31 bis Z34), in der dieses Partialproduktbit zu Summensignalen und Übertragssignalen addiert werden soll, vorgeordnet ist. In einer der Zellen (Z33) der letzteren Zeile befindet sich ein Volladdierer, der über eine mit einer Schieberegisterstufe (59) versehene Verbindungsleitung (58) an den Ausgang des Verknüpfungsgliedes geschaltet ist. Der Anwendungsbereich umfaßt integrierte Schaltungen zur digitalen Datenverarbeitung.
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