Self-synchronizing scrambler.

摘要

Selbstsynchronisierender Verwürfler für hohe Bitraten mit einer Anzahl parallel arbeitender Verwürflerstufen, die jeweils die Reihenschaltung eines ersten (A1) und eines zweiten (A2) Modulo-2-Addierers und wenigstens einer Schieberegisterstufe (SR) darstellen; zur Unterdrückung von Kurzperioden kann zwischen 1. und 2. Modulo-2-Addierer ein dritter Modulo-2-Addierer eingefügt sein, durch den bei Auftreten von Kurzperioden wenigstens ein Bit des durchlaufenden Signals invertiert wird. Die Anwendung kann alternativ zu bisherigen Verwürflern erfolgen, wobei die Verarbeitungsgeschwindigkeit auf einen Bruchteil der bisherigen verringert ist und dadurch auf eine billigere Halbleitertechnologie (CMOS) zurückgegriffen werden kann.