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Multiplikationswerk für n-stellige binäre Zahlen mit einem den Multiplikanden enthaltenden ersten Register (RE1), einem Akkumulator (AC), einem Rechenwerk (RW), dessen Operandeneingänge (A, B) mit dem ersten Register (RE1) und dem Akkumulator (AC) beschaltet sind. Die vom Rechenwerk (RW) zu vollziehende Operation wird durch die Bits eines Multiplikators bestimmt, der in einem zweiten, an einen Operationsbefehlseingang (2) des Rechenwerks (RW) geschalteten Register (RE2) enthalten ist. Angestrebt werden eine hohe Arbeitsgeschwindigkeit und ein einfacher Schaltungsaufbau. Das wird erreicht durch einen Multiplexer (MUX), der die Bits von jeweils fünf nebeneinanderliegenden Multiplikatorstellen an die Eingänge eines logischen Schaltungsgliedes (LSG) durchschaltet, das einen Operationsbefehl für das Rechenwerk (RW) und einen Verschiebebefehl für ein Mehrfach-Schiebewerk (MS) ableitet, welches zwischen den Ausgang des Rechenwerks (RW) und den Eingang des Akkumulators (AC) eingefügt ist. Der Anwendungsbereich umfaßt Signalprozessoren.
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