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<p>Zur äquidistant stufenweisen Einstellung von Verzögerungszeiten für Digitalsignale sind 2n Inverter (i1, i2) signalflußmäßig in Serie geschaltet. Die Ausgänge der geradzahligen Inverter sind über einen Eins-aus-n- Auswahlschalter (aw) mit dem Verzögerungsausgang (av) gekoppelt, und eine digitale Meßanordnung mit einem Vorwärts/Rückwärts-Zähler (vz) und mit einem dessen Zählerstandausgängen nachgeschalteten Digital-Analog Wandler (dw) regelt die Verzögerung (v). Die von einem ungeradzahligen Inverter (i1) und dem folgenden geradzahligen Inverter (i2) gebildeten n+1 Stufen enthalten ferner jeweils den Transfertransistor (tt) und den integrierten Kondensator (c), dessen einer Pol am Ausgang des ungeradzahligen Inverters (i1) sowie über den Transfertransistor (tt) am Schaltungsnullpunkt liegt, wobei dessen Gate zur Einstellung der Verzögerung (v) am Ausgang (ad) des Digital-Analog-Wandlers (dw) liegt. Der Ausgang der Stufen (1, n+1) liegt am Eingang der Taktsynchronisierstufen (s1, s(n+1)), deren Takteingang das Taktsignal (F) zugeführt ist. Der Ausgang der Stufe (s1) liegt über das Verzögerungsglied (v1) am ersten Eingang des NOR-Gatters (n1), an dessen zweitem Eingang über den Zusatzinverters (z1) der Ausgang der Stufe (s(n+1)) und dessen dritter Eingang am Eingang (e) liegt. Der Ausgang der Taktsynchronisierstufe (s(n+1)) liegt am ersten Eingang des NOR-Gatters (n2), an dessen zweitem Eingang über den Zusatzinverter (z2) der Ausgang des Verzögerungsglieds (v1) und dessen dritter Eingang am Eingang (e) liegt. Die Ausgänge der NOR-Gatter (n1, n2) liegen am Vorwärts- bzw. Rückwärtszähleingang (ev, er) des Vorwärts/Rückwärts-Zählers (vz).</p> |
