发明名称 VARIABLE DELAY MEMORY SYSTEM
摘要 Un système de mémoire à retard variable (200) possède un organe de mémoire adressable (66-1) possédant un port d'entrée de données et un port de sortie de données. Un compteur (206) est relié pour fournir une adresse d'écriture sur le bus (212) pour le stockage des données présentes au port d'entrée de données sur le bus (64-1). Un organe soustracteur (214) est relié pour recevoir l'adresse d'écriture en tant que première entrée sur le bus (210) et une deuxième entrée proportionnelle au temps de retard désiré sur le bus (72-1). L'organe soustracteur (214) est relié pour envoyer sa sortie en tant qu'adresse réelle sur le bus (216) pour l'envoi des données stockées dans l'organe de mémoire (76-1) au port de sortie de données sur le bus (76-1). Le système de mémoire à retard variable (200) est particulièrement adapté pour utiliser son organe de mémoire adressable (66-1) comme ligne de retard dans un système de mise en image ultrasonique (50), la deuxième entrée proportionnelle à un temps de retard désiré étant fournie par un corrélateur (70) sur la base de corrélations transversales entre lessignaux HS présents sur le bus (64-1) et les signaux HS présents sur les bus correspondants (64-2 à 64-21) pour d'autres systèmes de mémoire à retard variable reliés aux autres canaux du système ultrasonique de mise en image (50).
申请公布号 WO8401433(A1) 申请公布日期 1984.04.12
申请号 WO1983US01467 申请日期 1983.09.22
申请人 SRI INTERNATIONAL 发明人 BUXTON, JAMES, LAURENCE
分类号 A61B8/00;G01S7/52;G10K11/34;(IPC1-7):01N29/00 主分类号 A61B8/00
代理机构 代理人
主权项
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