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PERFECCIONAMIENTOS EN DISPOSITIVOS DE INTERRUPCION DE MULTIPROCESOS.CONSISTE EN UNA MEMORIA DE PRIORIDAD DE SALIDA SEGUN EL ORDEN DE ENTRADA (FIFO), DESTINADO A PONER EN FILA DE ESPERA VECTORES DE INTERRUPCION RECIBIDOS POR EL SISTEMA Y PARA PROPORCIONAR EN SECUENCIA A UN PROCESADOR CORRESPONDIENTE UNA SEÑAL DE INTERRUPCION POR CADA VECTOR EN FILA DE ESPERA. CONSTA DE UNOS PROCESADORES INDIVIDUALES (10, 20, 30, 40) UN BUS DEL SISTEMA (105), UNAS INTERFASES DEL BUS (11, 21, 31, 41), UNOS CPU (15, 25, 35, 45), UNAS MEMORIAS COMPARTIDAS 0T(13,23, 33, 43) QUE PUEDEN SER DE ACCESO ALEATORIO, UNOS CONTROLADORES DE INTERRUPTORES PROGRAMABLES (14, 24, 34, 44) QUE SIRVEN PARA RECIBIR UNA SEÑAL DE INTERRUPCION Y PARA PROCESAR LA SEÑAL DE FORMA QUE EL CPU (15, 25, 35, 45) DEJA LA TAREA QUE ESTUVIERA PROCESANDO, Y DE UNAS FILAS DE ESPERA DE INTERRUPTORES DE FIFO (12, 22, 32, 42).
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