Digital parallel calculating circuit for positive and negative binary numbers.

摘要

Zur Erhöhung der Rechengeschwindigkeit bei der Bildung des Produkts einer ersten und einer zweiten Binärzahl (x, y) und der anschließenden Addition (xy+z) einer dritten Binärzahl (z) mit einem Multiplizierwerk (mw) und einem Addierwerk (aw) ist vorgesehen, daß die einzelnen Volladdierstufen des Addierwerks (aw) außer der der Vorzeichenstelle als Zusatzzeile zwischen die vorletzte Zeile und die Ausgangszeile des Multiplizierwerks eingefügt sind, wobei der Volladdierer der Vorzeichenstelle der Ausgangszeile (az) ebenfalls weggelassen wird. Anstatt dieser beiden fehlenden Stufen ist eine Vorzeichen-Korrekturstufe (vk) vorgesehen.