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Dispositif de protection de circuits et semiconducteurs contre les surtensions d'origine statique ou surcharges dynamique en tension. Le dispositif selon l'invention consiste à déposer sur le support (3) et sur les connexions (4, 5) d'accès extérieur du circuit un résistance non linéaire ou varistance (6), dont la composition et l'épaisseur du dépôt sont choisies pour que la tension de seuil (Vo) de la varistance soit inférieure à la surtension dangereuse pour le circuit. Selon une forme préférée de l'invention, la varistance (6) est déposée par sérigraphie en anneau recouvrant les connexions (4, 5) d'accès extérieur, une métallisation (7) déposée sur la varistance (6) assurant la mise à la masse en cas de surtension. Selon une autre forme, la mise à la masse est assurée par les connexions d'accès elles-mêmes. Application aux circuits MOS et aux FET en microboîtiers céramiques ou aux circuits hybrides. |
