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Cellule de memoire (10) de stockage de donnees ayant une ligne de donnees (12) et une ligne de validation de bits (16) pour la reception de signaux de commande. Une premiere et une seconde lignes de signaux (24, 26) recoivent des signaux de commande. Un premier transistor (14) est interconnecte sur la ligne de donnees (12) et sur la ligne de validation de bits (16). Un second transistor (20) est connecte au premier transistor (14) et a la premiere ligne de commande (24). Un troisieme transistor (22) est connecte au premier transistor (14) et a la seconde ligne de commande (26). Un premier inverseur (30) est interconnecte avec le second transistor (20) pour former un premier noeud (34) et avec le troisieme transistor (22) pour former un second noeud (36). Un second inverseur (32) est interconnecte entre le premier noeud (34) et le second noeud (36). |
