发明名称 |
ENABLING CIRCUITRY FOR LOGIC CIRCUITS |
摘要 |
De maniere a reduire le temps qu'un reseau de circuit monoplaquette met pour generer un signal de validation interne a partir d'un signal d'horloge externe et d'un signal de validation externe, le signal d'horloge externe est applique directement sur l'entree de non inversion d'une porte (Alpha) AB (16). La sortie de la porte (Alpha) AB et un signal de validation externe sont envoyes sur la premiere et la seconde entrees d'une porte NOR (4) dont la sortie represente le signal de validation interne qui est reintroduit sur l'entree d'inversion de la porte (Alpha) AB. Ainsi, le signal d'horloge se propage au travers de deux etages de temporisation seulement plutot que trois comme cela est le cas avec des reseaux de circuits de validation de l'art anterieur. |
申请公布号 |
WO8204510(A1) |
申请公布日期 |
1982.12.23 |
申请号 |
WO1982US00598 |
申请日期 |
1982.05.06 |
申请人 |
MOTOROLA INC |
发明人 |
DERZAWIEC EDWARD;NELSON WADE H;PETTY CLEON |
分类号 |
H03K19/20;H03K19/01;H03K19/0175;(IPC1-7):03K19/082;03K19/20 |
主分类号 |
H03K19/20 |
代理机构 |
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代理人 |
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主权项 |
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地址 |
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