Unit to control the access of processors to a data bus.

摘要

Mit dieser Einrichtung soll der Zugriff mehrerer Mikroprozessoren auf eine Datenleitung gesteuert werden. Zu diesem Zweck sind die Prozessoren (CPU) über Interfacebausteine (IF), Logik-Schaltkreise (LS) und Bustreiber (BT) an zwei Leitern (SB-BREQ, SB-BAV) angeschlossen. Durch eine Zugriffsanforderung (BREQ) eines Prozessors wird ein Signalwechsel des ersten Leiters (SB-BREQ) hervorgerufen. Dieser Signalwechsel bewirkt die Umwandlung einer prozessorspezifischen Information in die Verzögerung eines Prioritätssignals, bei dessen Auftreten ein Signalwechsel des zweiten Leiters (SB-BAV) erfolgt. In Abhängigkeit davon tritt an einem Eingang (CTS) des Interfacebausteines (IF) ein die Verfügbarkeit des Datenleiters (SB-DATA) anzeigender Signalwechsel auf. Bei gleichzeitig eintreffenden Zugriffsanforderungen (BREQ) mehrerer Prozessoren wird der Signalwechsel des zweiten Leiters (SB-BAV) von demjenigen Prozessor verursacht, dessen Prioritätssignal die kleinste Verzögerung aufweist. Der Signalwechsel des zweiten Leiters (SB-BAV) verhindert das Auftreten der den übrigen Prozessoren zugeordneten Prioritätssignale mit größeren Verzögerungen. Bei diesen Prozessoren kann daher auch kein die Verfügbarkeit des Datenleiters (SB-DATA) anzeigender Signalwechsel am Eingang (CTS) des betreffenden Interfacebausteines (IF) stattfinden.