| 主权项 |
1.一种半导体记忆装置,系位元线连接于储存元件及选择上述储存元件为目的之字线配置成矩阵状,读出被选择之上述储存元件之记忆资料,其特征为;包括电流放大电路,该电流放大电路系放大流入于储存元件之电流;位元线,该位元线系该电流经放大电路作放大后之电流流过者;感知放大器,该感知放大器系连接于该位元线。2.如上述申请专利范围第1.项所述之半导体记忆装置,其中之上述电流放大电路,系复数之储存元件被连接为并联又串联者为其特征。3.如上述申请专利范围第1.项所述之半导体记忆装置,其中之上述复数位元线经由选择电路连接于上述读田放大器为其特征。4.如上述申请专利范围第1.项所述之半导体记忆装置,其中之上述储存元件为仅读记忆器之元件为其特征。5.如上述申请专利范围第1.项所述之半导体记忆装置,其中之上述电流放大电路系连接于储存元件兴电源间之第1MOS电晶体及连接于位元线与电源间之第2MOS电晶体所构成,2个MOS电晶体之闸极连接于储存元件侧者为其特征。6.如上述申请专利范围第1.项所述之半导体记忆装置,其中包括上述之复数储存元件连接于第1位元线及复数之该第1位元线为被连接之第1位元线选择电路,被选择之上述第1位元线被连接于上述电流放大电路者为其特征。7.如上述申请专利范围第6.项所述之半导体记忆装置,其中包括,MOS电晶体,该MOS电晶体系连接于上述第1位元线选择电路与上述电流放大电路之间;充电控制手段,该充电控制手段系按照上述第l位元线之电位,控制该MOS电晶体之导通,而控制上述第1位元线之充电为其特征。8.如上述申请专利范围第7.项所述之半导体记忆装置,其中之上述充电控制手段,系为按照上述第1位元线被选择而动作者为其特征。9.如上述申请专利范围第6.项所述之半导体记忆装置,其中之上述电流放大电路系由放大上述第1位元线电流之第1电流放大电路及在放大该第1电流放大电路放大之电流之第2电流放大电路所构成,而该第2电流放大电路所放大之电流为流过上述第2位元线者为其特征。10.如上述申请专利范围第1.项所述之半导体记忆装置,其中之上述位元线被分隔为第2位元线及第3位元线,而具备有放大流入于该第2位元线之电流之电流放大电路,被放大之电流为流过上述第3位元线,该电流系由上述感知放大器作检测者为其特征。图式简单说明;第1,第2及第3图为表示本发明电路构成之实施例,第4图为本发明实施例储存元件部分之平面图,第5及第6图为表示本发明电路构成之其他实施例图。 |
