| 摘要 |
<p>Die Schaltungsanordnung enthält einen Taktzähler (TREZ), der ausgangsseitig mehrere aus einem Betriebstakt (TRECP) abgeleitete Taktsignale (TREZ 1, 2, 3, ...) liefert. Die jeweils ein Taktsignal liefernden Ausgänge des Taktzählers (TREZ) sind mit je einem Eingang einer aus frei programmierbaren Logikschaltungen (FPLA) gebildeten Decodierstufe (DEC-NZ) verbunden, deren übrige Eingänge mit gegebenenfalls vordecodierten Bits (Fxx) aus dem Mikrobefehl sowie mit Zustands-Meldesignalen (ZM) beschaltbar sind. An den Ausgängen der Decodierstufe ergeben sich dann einzelne, den jeweiligen Mikrobefehlen zugeordnete, sowie deren jeweiliger Ausführungszeit entsprechend verzögerte Freigabesignale, die in einzelnen Flipflops (TRE-FF) speicherbar sind.</p> |
