发明名称 SELF-CLOCKING DATA TRANSMISSION SYSTEM
摘要 Systeme de transmission de donnees ou des signaux de donnees sont transmis par le transmetteur (101 et Fig. 2) avec quatre etats binaires possibles a deux bits des lignes de signaux des donnees verifiees (221) et des donnees complementaires (220). Un etat de texte est prevu avant et apres le signal de donnees et un etat un ou un etant zero suivi d'un etat de bit est prevu pour chaque bit du signal de donnees. Les recepteurs de donnees (102, 103, 104, et Fig. 3) detectent l'etat de bit pour recuperer un signal d'horloge binaire (311) et detecter l'etat un et l'etat zero pour recuperer un signal de donnee NRZ (305, 306). En reponse au signal d'horloge de bit, le signal de donnees NRZ est introduit par decalage seriel dans un registre (312) tandis qu'un signal de donnees de retour charge anterieurement en parallele est sorti par decalage du registre (312) et est applique (314, 315, 316) a la ligne de signaux de donnees de retour.
申请公布号 WO8201111(A1) 申请公布日期 1982.04.01
申请号 WO1981US01094 申请日期 1981.08.14
申请人 MOTOROLA INC 发明人 BYRNS J
分类号 H03M5/06;G06F;G06F11/30;G06F13/38;H04B14/00;H04L1/02;H04L5/14;H04L25/02;H04L25/49;H04Q;H04Q1/30;H04Q3/58 主分类号 H03M5/06
代理机构 代理人
主权项
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