| 主权项 |
1.一种半导体积体电路装置,其特征在于包括:矽基板,藉由元件隔离结构而定义出第一元件区域与第二元件区域;形成于该第一元件区域之n通道MOS电晶体;以及形成于该第二元件区域之p通道MOS电晶体,该n通道MOS电晶体包括:第一闸电极,系承载一对形成于其各侧壁表面之第一侧壁绝缘膜;以及形成于该第一元件区域中各该第一侧壁绝缘膜的外侧之n型的源极和汲极扩散区域,该p通道MOS电晶体包括:第二闸电极,系承载一对形成于其各侧壁表面之第二侧壁绝缘膜;形成于该第二元件区域中各该第二侧壁绝缘膜的外侧之p型的源极和汲极扩散区域;以及第一和第二SiGe混晶区域,系相对于该矽基板以磊晶方式形成于该第二元件区域中,该第一和第二SiGe混晶区域系填满形成于各该第二侧壁绝缘膜的外侧之第一和第二沟渠而形成,该第一和第二沟渠系分别包含于该p型源极扩散区域和该p型汲极扩散区域中而形成,各该第一和第二SiGe混晶区域系以相对于与之对应之该第二侧壁绝缘膜之表面自行对准之关系形成,且当就各该扩散区域之底边相比较时,该第一元件区域中该n型源极扩散区域与该n型汲极扩散区域间之距离大于该第二元件区域中该p型源极扩散区域与该p型汲极扩散区域间之距离。2.如申请专利范围第1项之半导体积体电路装置,其中该第一侧壁绝缘膜与该第二侧壁绝缘膜分别具有第一和第二结构且第一和第二结构互不相同。3.如申请专利范围第1项之半导体积体电路装置,其中该第一侧壁绝缘膜具有由可被HF蚀刻之第一材料所形成之表面,该第二侧壁绝缘膜具有对HF具抗蚀性之第二材料所形成之表面。4.如申请专利范围第1项之半导体积体电路装置,其中该第一侧壁绝缘膜和该第二侧壁绝缘膜具有相同的结构。5.如申请专利范围第1项之半导体积体电路装置,其中该第一和第二闸电极之侧壁绝缘膜用化学气相沉积(CVD)氧化膜覆盖,该第一侧壁绝缘膜隔着该CVD氧化膜而形成于该第一闸电极上,该第二侧壁绝缘膜隔着该CVD氧化膜而形成于该第二闸电极上。6.如申请专利范围第1项之半导体积体电路装置,其中各该第一和第二SiGe混晶层具有侧壁表面面对该闸极绝缘膜正下方之通道区域,而使得该侧壁绝缘膜包括复数个平面(flat facets)。7.一种半导体积体电路装置,其特征在于包括:矽基板,藉由元件隔离结构而定义出第一元件区域与第二元件区域;形成于该第一元件区域之n通道MOS电晶体;以及形成于该第二元件区域之p通道MOS电晶体,该n通道MOS电晶体包括:第一闸电极,系承载一对形成于其各侧壁表面之第一侧壁绝缘膜;以及形成于该第一元件区域中各该第一侧壁绝缘膜的外侧之n型的源极和汲极扩散区域,该p通道MOS电晶体包括:第二闸电极,系承载一对形成于其各侧壁表面之第二侧壁绝缘膜;形成于该第二元件区域中各该第二侧壁绝缘膜的外侧之p型的源极和汲极扩散区域;以及第一和第二SiGe混晶区域系相对于该矽基板以磊晶方式形成于该第二元件区域中,该第一和第二SiGe混晶区域系填满形成于各该第二侧壁绝缘膜的外侧之第一和第二沟渠而形成,该第一和第二沟渠系分别包含于该p型源极扩散区域和该p型汲极扩散区域中而形成,各该第一和第二SiGe混晶区域系以相对于与之对应之该第二侧壁绝缘膜之表面自行对准之关系形成,其中各该第一和第二侧壁绝缘膜包括:由对HF具有抗蚀性(resistance against HF)之材料构成之下侧壁绝缘膜;由可被HF蚀刻之材料构成且形成于该下侧壁绝缘膜上之中间侧壁绝缘膜;以及由对HF具有抗蚀性之材料构成且形成于该中间侧壁绝缘膜上之上侧壁绝缘膜。8.一种半导体积体电路装置之制造方法,该半导体积体电路装置包括藉由元件隔离结构而定义出第一元件区域与第二元件区域之矽基板;形成于该第一元件区域并具有第一闸电极图案之n通道MOS电晶体;以及形成于该第二元件区域并具有第二闸电极图案之p通道MOS晶体,该p通道MOS电晶体包括在该第二闸电极图案正下方之通道区域之两横向侧以磊晶方式形成至该矽基板之p型SiGe混晶区域,该方法的特征在于包括以下步骤:于该第一和第二元件区域中,使用对HF具有抗蚀性之第一材料在该第一闸电极图案和该第二闸电极图案之各侧壁表面上形成第一侧壁绝缘膜;使用该第二电极图案和该第二闸电极图案上之该第一侧壁绝缘膜作为自行对准遮罩,于该第二元件区域实施p型杂质元素之离子植入制程而于该矽基板中该第二闸电极图案之两横向侧形成p型的源极区域和汲极区域;于该第一元件区域,在形成于该第一闸电极图案上之第一侧壁绝缘膜上形成相对于该第一侧壁绝缘膜具有蚀刻选择性之第二侧壁绝缘膜;使用该第一闸电极图案、该第一侧壁绝缘膜和该第一闸电极图案上之该第二侧壁绝缘膜作为自行对准遮罩,于该第一元件区域实施n型杂质元素之离子植入制程而于该第一元件区域中该第一闸电极图案之两横向侧形成n型的源极区域和汲极区域;以覆盖该第一元件区域而露出该第二元件区域之方式形成遮罩绝缘膜;于形成该遮罩绝缘膜之步骤后,使用该第二闸电极图案和该第二闸电极图案上之该第一侧壁绝缘膜作为遮罩,蚀刻该第二元件区域中之该矽基板,于该第二闸电极图案之两横向侧形成第一和第二沟渠,该第一和第二沟渠隔着该第一侧壁绝缘膜而与该第二闸电极图案分离;以及于形成该第一和第二沟渠之该步骤后,在用该遮罩绝缘膜覆盖该第一元件区域之状态下,使p型SiGe混晶层在该第一和第二沟渠中磊晶成长,以形成该p型SiGe混晶区域。9.如申请专利范围第8项之半导体积体电路装置之制造方法,其中蚀刻该矽基板之该步骤包括以下任一步骤:用HF或有机硷蚀刻剂处理该第一和第二沟渠之表面之步骤,以及藉由等向乾蚀刻制程或使用HF或该有机硷蚀刻剂之湿蚀刻制程与乾蚀刻制程之组合处理该第一和第二沟渠之该表面之步骤。10.如申请专利范围第8项之半导体积体电路装置之制造方法,其中于形成该p型SiGe混晶区域之后,藉由回蚀刻相对于该第一侧壁蚀刻膜具有蚀刻选择性并设于该第一侧壁绝缘膜上之绝缘膜,而形成于该第一闸电极图案上之该第二侧壁蚀刻膜。11.如申请专利范围第10项之半导体积体电路装置之制造方法,其中于该第一元件区域中形成n型的该源极和汲极区域之该步骤包括藉由离子植入制程于第一加速电压下以第一剂量而引入该n型杂质元素之步骤;形成n型的该源极和汲极区域之该步骤复包括以下步骤;与于该第二元件区域中形成p型的该源极和汲极区域之该步骤同时,藉由离子植入制程而将该第二杂质元素引入该第一元件区域中,其中该离子植入制程系使用大于该第一加速电压之第二加速电压及小于该第一剂量之第二剂量,以及使用该第一闸电极图案和该第一闸电极图案上之该第一侧壁绝缘膜作为自行对准遮罩。12.如申请专利范围第8项之半导体积体电路装置之制造方法,其中将该第二侧壁绝缘膜形成于该第一元件区域中该第一闸电极图案上之该第一侧壁绝缘膜上之步骤,复包括将该第二侧壁绝缘膜亦形成于该第二闸电极图案上之该第一侧壁绝缘膜上之步骤;于该第二元件区域中形成p型的该源极和汲极区域之该步骤系于该第一元件区域中形成n型的该源极和汲极区域之该步骤后在在该第二闸电极图案上之该第二侧壁绝缘膜被去除之状态下实施。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中于该第一元件区域中该第一闸电极图案上之该第一侧壁绝缘膜上形成该第二绝缘膜之该步骤,复包括于该第二元件区域中该第二闸电极图案上之该第一侧壁绝缘膜上同时形成该第二侧壁绝缘膜之步骤,且于该第二闸电极图案上形成该第二侧壁绝缘膜之该步骤之前,先施行于该第二元件区域中形成p型的该源极和汲极区域之该步骤。14.如申请专利范围第13项之半导体积体电路装置之制造方法,其中于该第二元件区域中形成p型的该源极和汲极区域之该步骤,包括于第一加速电压下用第一剂量施行离子植入制程而引入该p型杂质元素,以及于较大之第二加速电压下用较小之第二剂量施行离子植入制程而引入该p型杂质元素之步骤。15.如申请专利范围第8至13项中之任何一项之半导体积体电路装置之制造方法,复包括下列步骤:于形成该第一侧壁绝缘膜之步骤之前,用该闸电极作为遮罩将n型杂质元素引入该第一元件区域,而于该矽基板中对应于该闸电极之边缘之该第一闸电极之两横向侧形成n型的源极和汲极延伸区域;以及于形成该第一侧壁绝缘膜之步骤之前,用该第二闸电极作为遮罩将p型杂质元素引入该第二元件区域,而于该矽基板中对应于该闸电极之边缘之该第二闸电极之两横向侧形成p型的源极和汲极延伸区域,n型的该源极和汲极区域之形成步骤和p型的该源极和汲极区域之形成步骤系同时实施。16.一种半导体积体电路装置之制造方法,该半导体积体电路装置包括:藉由元件隔离结构而定义出第一元件区域与第二元件区域之矽基板;形成于该第一元件区域且具有第一闸电极图案之n通道MOS电晶体;以及形成于该第二元件区域且具有第二闸电极图案之p通道MOS电晶体,该p通道MOS电晶体包括在该第二闸电极图案正下方之通道区域之两横向侧以磊晶方式形成至该矽基板之p型SiGe混晶区域,该方法的特征在于包括以下步骤:于该第一和第二元件区域中,使用对HF具有抗蚀性之第一材料,于该第一闸电极图案和该第二闸电极图案之各侧壁表面上隔着化学气相沉积(CVD)氧化膜而形成第一侧壁绝缘膜;使用相对于该第一材料具有蚀刻选择性之第二材料,在该第一和第二元件区域中覆盖该第一闸电极图案和该第二闸电极图案之该第一侧壁绝缘膜上形成第二侧壁绝缘膜;使用该第一闸电极图案和该第一闸电极图案上之该第一和第二侧壁绝缘膜作为遮罩,于该第一元件区域实施离子植入制程将n型杂质元素植入该矽基板,而于该第一闸电极图案之两横向侧形成n型的源极区域和汲极区域;使用该第二闸电极图案和该第二闸电极图案上之该第一和第二侧壁绝缘膜作为遮罩,于该第二元件区域实施离子植入制程将p型杂质元素植入该矽基板,而于该第二闸电极图案之两横向侧形成p型的源极区域和汲极区域;使用相对于该第一材料具有蚀刻选择性之第三材料,于该第一和第二元件区域中该第一闸电极图案和该第二闸电极图案之各该侧壁表面上形成第三侧壁绝缘膜;使用该第一闸电极图案和该第一闸电极图案上之该第一至第三侧壁绝缘膜作为遮罩,于该第一元件区域实施n型杂质元素之离子植入制程,而分别于该n型源极和汲极区域之下方形成相互分离之n型的第一和第二缓冲扩散区域;使用该第二闸电极图案和该第二闸电极图案上之该第一至第三侧壁绝缘膜作为遮罩,于该第二元件区域实施p型杂质元素之离子植入制程,而分别于该p型源极和汲极区域之下方形成p型的第一和第二缓冲扩散区域;藉由使用HF之蚀刻制程,于该第一和第二元件区域中从该第一和第二闸电极之该侧壁表面去除该第二和第三侧壁绝缘膜;形成对HF具有抗蚀性之第四侧壁绝缘膜于该第一和第二元件区域中之该第一和第二闸电极;使用该第二闸电极和该第二闸电极上之该第一和第四侧壁绝缘膜作为遮罩,蚀刻该第二元件区域中之该矽基板,而在该第二闸电极图案之两横向侧形成第一和第二沟渠;以及藉由p型SiGe混晶层之磊晶成长,填满该第二元件区域中之该第一和第二沟渠。17.一种半导体积体电路装置之制造方法,该半导积体电路装置包括:藉由元件隔离结构而定义出第一元件区域与第二元件区域之矽基板;形成于该第一元件区域且具有第一闸电极图案之n通道MOS电晶体;以及形成于该第二元件区域且具有第二间电极图案之p通道MOS电晶体,该p通道MOS电晶体包括于该第二闸电极图案正下方之通道区域之两横向侧以磊晶方式形成至该矽基板之p型SiGe晶区域,该方法的特征在于包括以下步骤:于该第一和第二元件区域中该第一闸电极图案和该第二闸电极图案之各侧壁表面上形成第一材料之第一侧壁绝缘膜;使用该第一闸电极图案和该第一闸电极图案上之该第一侧壁绝缘膜作为遮罩,于该第一元件区域实施离子植入制程将n型杂质元素植入该矽基板,而于该第一闸电极图案之两横向侧形成n型的源极区域和汲极区域;使用该第二闸电极图案和该第二闸电极图案上之该第一侧壁绝缘膜作为遮罩时,于该第二元件区域实施离子植入制程将p型杂质元素植入该矽基板,而于该第二闸电极图案之两横向侧形成p型的源极区域和汲极区域;于该第一和第二元件区域中该第一闸电极图案和该第二闸电极图案中之该第一侧壁绝缘膜上形成第二侧壁绝缘膜;使用该第一闸电极图案和该第一闸电极图案上之该第一和第二侧壁绝缘膜作为遮罩,于该第一元件区域实施离子植入制程将n型杂质元素植入该矽基板,而分别于该n型源极和汲极区域之下方形成相互分离并具有低杂质浓度水准之n型的第一和第二缓冲扩散区域;使用该第二闸电极图案和该第二闸电极图案上之该第一和第二侧壁绝缘膜作为遮罩,于该第二元件区域实施离子植入制程将p型杂质元素植入该矽基板,而分别于该p型源极和汲极区域之下方形成相互分离并具有低杂质浓度水准之p型的第一和第二缓冲扩散区域;藉由蚀刻,于该第一和第二元件区域中从该第一和第二闸电极之该侧壁表面去除该第一和第二侧壁绝缘膜;形成对HF具有抗蚀性之第三侧壁绝缘膜于该第一和第二元件区域中该第一和第二闸电极上;使用该第二闸电极和该第二闸电极上之该第三侧壁绝缘膜作为遮罩,于该第二元件区域中蚀刻该矽基板,而于该第二闸电极之两横向侧形成第一和第二沟渠;以及于该第二元件区域中,藉由p型SiGe混晶层之磊晶成长来填满该第一和第二沟渠。18.如申请专利范围第1至6项中之任何一项之半导体积体电路装置,其中氧化膜形成于该第二闸电极之各侧壁表面,而位于该第二闸电极及该侧壁表面与该第二侧壁绝缘膜之间,且使得该氧化膜从第一端延伸至第二端,该氧化膜因此亦于该侧壁绝缘膜之底部延伸于该矽基板与该侧壁绝缘膜之间,该氧化膜之该第一端系在一缩进位置(recedingposition)形成于该第二闸电极与该第二侧壁氧化膜之间,该缩进位置系从该闸电极之上表面缩进,该氧化膜之该第二端形成于从该第二侧壁绝缘膜之外表面缩进之缩进位置,对HF具抗蚀性之第一膜区域,从该第二闸电极之该上表面和该氧化膜之该第一端开始形成,形成于该第二闸电极与该第二侧壁绝缘膜之间,对HF具抗蚀性之第二膜区域,从该第二侧壁绝缘膜之该外表面形成至该氧化膜之该第二端,而形成于该矽基板与该第二侧壁绝缘膜之间。19.如申请专利范围第18项之半导体积体电路装置,其中该第一端从该第二闸电极之该上表面缩进,缩进之距离当从该矽基板之表面开始测量时,系超过对应于该SiGe混晶区域之深度之距离。20.如申请专利范围第8至14项中之任何一项之半导体积体电路装置之制造方法,其中形成该第一和第二侧壁绝缘膜之步骤包括下列步骤:于形成该第一和第二侧壁绝缘膜之前,于该第一和第二闸电极之表面上形成氧化膜,使得该氧化膜连续地覆盖该第一和第二闸电极之该各侧壁表面,并进一步覆盖该矽化物基板上形成该第一和第二闸电极之各个表面部分;于形成该第一和第二侧壁绝缘膜之步骤之后,用HF湿蚀刻该氧化膜,以分别于该第一和第二闸电极上形成第一和第二裂缝,使得该第一裂缝延伸于该第一闸电极之该侧壁表面与该第一侧壁绝缘膜之间,以及于该第一侧壁绝缘膜与于该第一侧壁绝缘膜下方之该矽基板之部分之间,而使得该第二裂缝延伸于该第二闸电极之该侧壁表面与第二侧壁绝缘膜之间,以及于该第二侧壁绝缘膜与该第二侧壁绝缘膜下方之该矽基板之部分之间;以及用对HF具抗蚀性之绝缘膜填满该第一和第二裂缝。图式简单说明:第1图为解释使用SiGe压缩应力以改善装置动作速度之p通道MOS电晶体之原理之图;第2A至2F图为显示依照本发明之第一实施例之半导体积体电路装置之制程之图;第3图为显示依照本发明之实施例之建构半导体积体电路装置之p通道MOS电晶体之构造之图;第4A至4F图为显示依照本发明之第二实施例之半导体积体电路装置之制程之图;第5A至5F图为显示依照本发明之第三实施例之半导体积体电路装置之制程之图;第6A至6I图为显示依照本发明之第四实施例之半导体积体电路装置之制程之图;第7A至7H图为显示依照本发明之第五实施例之半导体积体电路装置之制程之图;第8图为解释本发明之第六实施例中提出的问题之图;第9图为显示本发明之第六实施例之原理之图;第10A至10D图为显示形成第9图之结构之制程之图;第11A和11B图为显示第六实施例之另一个制程范例之图;第12图为显示沟渠形成步骤之前的状态之第六实施例所获得结构之范例之图。 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