| 主权项 |
1.一种回积式插序及解插序电路,包括: 一初始位址供应器,提供多数个初始位址,接收一 初始控制讯号以及一累加位址,根据该初始控制讯 号决定输出该些初始位址以及该累加位址其中之 一; 一第一位址供应器,接收一第一控制讯号以及该初 始位址供应器之输出,暂存该初始位址供应器之输 出并根据该第一控制讯号输出一第一位址; 一第二位址供应器,提供多数个基础位址,接收一 第二控制讯号,根据该第二控制讯号决定输出该些 基础位址其中之一作为一第二位址; 一位址合成器,接收该第一位址以及该第二位址, 将此两位址合成一第三位址; 一加法器,接收该第一位址,将该第一位址累加一 预设値后做为该累加位址; 一记忆体,接收一输入资料以及该第三位址,根据 该第三位址,存取该输入资料;以及 一控制器,接收该累加位址,用以根据该累加位址, 控制该记忆体存取该输入资料,并输出该初始控制 讯号、该第一控制讯号、该第二控制讯号。 2.如申请专利范围第1项所述之回积式插序及解插 序电路,其中该第二位址供应器为一查找表(Look Up Table)。 3.如申请专利范围第1项所述之回积式插序及解插 序电路,其中该初始位址供应器为一查找表(Look Up Table)。 4.如申请专利范围第1项所述之回积式插序及解插 序电路,其中该初始位址供应器包括: 多数个初始暂存器,该每一个初始暂存器分别储存 该些初始位址;以及 一初始选择器,接收该些初始暂存器输出之该些初 始位址以及该累加位址,根据该初始控制讯号决定 输出该些初始位址以及该累加位址其中之一。 5.如申请专利范围第4项所述之回积式插序及解插 序电路,其中该第一位址供应器包括: 多数个第一暂存器,该些第一暂存器接收该初始选 择器之输出;以及 一第一选择器,接收该些第一暂存器之输出以及该 第一控制讯号,根据该第一控制讯号决定输出该些 第一暂存器之资料其中之一作为该第一位址。 6.如申请专利范围第1项所述之回积式插序及解插 序电路,其中该第二位址供应器包括: 多数个第二暂存器,该些第二暂存器储存该些基础 位址;以及 一第二选择器,接收该些第二暂存器输出之该些基 础位址以及该第二控制讯号,根据该第二控制讯号 决定输出该些基础位址其中之一作为该第二位址 。 7.如申请专利范围第1项所述之回积式插序及解插 序电路,其中该第三位址之最高有效位元(Most Significant Bit, MSB)为该第二位址,该第三位址最低有 效位元(Least Significant Bit, LSB)为该第一位址。 8.如申请专利范围第1项所述之回积式插序及解插 序电路,其中该预设値为1。 9.如申请专利范围第5项所述之回积式插序及解插 序电路,其中该控制器输出该第一控制讯号控制该 第一选择器输出该些第一暂存器其中之一所储存 之资料作为该第一位址,并输出该第二控制讯号控 制该第二位址提供器输出与该第二暂存器所对应 之基础位址作为该第二位址,并根据该第三位址控 制该记忆体存取一输入资料,以及接收该累加位址 ,当该累加位址大于一结束位址时,输出该第一控 制讯号控制该第一选择器,将该暂存器所对应之初 始位址储存至该暂存器,当该累加位址小于等于该 结束位址时,输出该第一控制讯号控制该第一选择 器,将该累加位址储存于该暂存器。 10.一种回积式插序及解插序的方法,包括: 提供N个暂存器; 对应于该每一个暂存器,提供一结束位址预设値、 一基础位址以及一初始位址; 提供一记忆体; 取出第J个暂存器所储存之位址,与对应之基础位 址合成为一合成位址; 根据该合成位址,于该记忆体存取一输入资料;以 及 将第J个暂存器所储存之位址加上一预设位址値, 当加总之结果大于该第J个暂存器所对应之该结束 位址预设値时,将第J个暂存器所对应之初始位址 储存至第J个暂存器,否则将加总之结果储存于第J 个暂存器, 其中N、J皆为自然数。 11.如申请专利范围第10项所述之回积式插序及解 插序的方法,其中该位址预设値为1。 12.如申请专利范围第10项所述之回积式插序及解 插序的方法,其中该合成位址的最低有效位元(Least Significant Bit, LSB)为第J个暂存器所储存之位址,该 合成位址的最高有效位元(Most Significant Bit, MSB)为 第J个暂存器所对应之基础位址。 13.如申请专利范围第10项所述之回积式插序及解 插序的方法,其中该记忆体为随机存取记忆体。 14.如申请专利范围第10项所述之回积式插序及解 插序的方法,其中更包括,当初始化时,每一该些暂 存器储存对应之该初始位址。 图式简单说明: 图1绘示为习知回积式插序电路以及回积式解插序 电路电路方块图。 图2绘示为习知美国专利号U.S.5537420之回积式插序 电路的电路方块图。 图3绘示为本发明实施例之回积式插序及解插序电 路的电路方块图。 图4A绘示为数位影像广播系统(DVB-T)做回积式插序, 每个通道所需的记忆体位元数。 图4B绘示为本发明实施例之回积式插序电路应用 于数位影像广播系统(DVB-T)时,内部记忆体配置图 。 图5绘示为本发明实施例之回积式插序及解插序方 法的流程图。 |
