DYNAMIC RATIOLESS CIRCUITRY FOR RANDOM LOGIC APPLICATIONS

摘要

Un circuit dynamique (20) sert a recevoir un signal d'entree et a produire un signal de sortie retarde synchronise par des premiere et seconde phases d'horloge non chevauchantes. Le circuit logique (20) comprend un alimentation de tension (V). Un transistor de precharge (30) est interconnecte a l'alimentation de tension (V) et est synchronise par la premiere phase d'horloge. Un transistor de decharge (32) est interconnecte au transistor de precharge (30) definissant ainsi un premier noeud (A) et est synchronise par la seconde phase d'horloge pour decharger de maniere conditionnelle le premier noeud (A). Un circuit logique d'entree (34) est interconnecte au transistor de decharge (32) definissant ainsi un second noeud (V) pour produire un chemin de decharge depuis le premier noeud (A) vers un potentiel de tension de masse, le circuit logique d'entree (34) etant connecte pour recevoir le signal d'entree. Un transistor de sortie (36) est interconnecte sur le premier noeud (A) pour generer le signal de sortie retarde. Le transistor de sortie (36) est synchronise par la seconde phase d'horloge. Un condensateur (38) est interconnecte sur le premier noeud (A) et le transistor de sortie (36) et est synchronise par la seconde phase d'horloge pour maintenir le premier noeud (A) a un niveau de tension predetermine par une operation d'introduction d'une sequence d'appel.