发明名称 Lock detector for phase locked loops.
摘要 <p>Zur Erkennung des nichtsynchronen Zustandes einer Phasenregelschleife (PLL) wird am Phasendetektor derselben das Regelsignal zu einem bestimmten Zeipunkt der Periodendauer &tau;, vorzugsweise (1/4). &tau; oder (3/4). &tau;, abgefragt. Solange die Schliefe synchronisiert ist, erfolgt die Abfrage immer zum gleichen Zeitpunkt und liefert dann immer den gleichen Ausgangswert "Low" oder "High", wobei Störphasenhübe von bis zu ± 90° keinen störenden Einfluß haben.</p>
申请公布号 EP0019220(A1) 申请公布日期 1980.11.26
申请号 EP19800102533 申请日期 1980.05.08
申请人 LICENTIA PATENT-VERWALTUNGS-GMBH 发明人 WETZ, KARL, ING. GRAD.
分类号 H03K5/26;H03L7/095;H03L7/191;(IPC1-7):03L7/18;03K5/26 主分类号 H03K5/26
代理机构 代理人
主权项
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