| 摘要 |
비휘발성 메모리 소자 및 이의 제조방법에 있어서, 소자 분리막이 구비된 소자분리 영역 및 소자 분리막에 의해 한정되고 제1 유전막 패턴이 배치된 활성영역을 포함하는 반도체 기판이 제공된다. 제1 유전막 패턴 상에 배치되어 소자 분리막을 노출하는 리세스에 의해 서로 이격되는 다수의 도전성 라인을 구비하는 제1 전극 패턴이 배치된다. 제1 전극패턴의 상면 및 리세스를 한정하는 제1 전극패턴의 측면과 소자분리막 패턴의 상면에 제2 유전막이 배치된다. 제2 유전막 상에 표면 프로파일을 따라 배치된 제1 도전패턴 및 제1 도전패턴 상에 배치되어 리세스를 매립하는 제2 도전패턴을 구비하는 제2 전극패턴이 배치된다. 리세스의 높은 종횡비에도 부룩하고 제2 전극패턴 내부의 보이나 심 불량을 방지할 수 있다. |
