Cycle control device for a microprocessor with multiple processing-speed control memories.

摘要

Ein Mikroprozessor (10) als zentrale Verarbeitungseinheit eines datenverarbeitenden Systems erhält seine Mikroinstruktionen sowohl von mindestens einem schnellen statischen Steuerspeicher (12) als auch von mindestens einem langsamen dynamischen Steuerspeicher (14), dessen Speicherzellen periodisch einer Wiederauffrischung des Speicherinhaltes bedürfen. Beide Arten von Steuerspeichern (12, 14) besitzen ein gemeinsames Adressenregister (32). Eine Zeitgebersteuerschaltung (42) weist eine Ringschiebeschaltung (78) aus bistabilen Kippstufen (80 bis 98) mit zugeordneten Schaltgliedern auf, welche Taktsignale als entsprechende Zeitgebersignale zu den Steuerspeichern durchschalten. Eine dem Adressenregister (32) zugeordnete Decodierschaltung (38) erkennt, ob der nächste Zugriff zu einem schnellen oder zu einem langsamen Steuerspeicher erfolgen soll. Dementsprechend wird eine verkürzte oder eine vollständige Folge von Zeitsignalen ausgegeben. Eine bistabile Kippschaltung (140) in der Zeitgebersteuerschaltung (42) unterbindet zeitweilig den Verkehr mit dem Mikroprozessor (10) für den langsamen Steuerspeicher (14), um diesem die Durchführung eines ungestörten Zyklus für die Wiederauffrischung des Speicherinhaltes zu ermöglichen.