| 主权项 |
1.一种半导体元件的制造方法,该方法包括:提供一基底;在该基底上形成复数个导体结构,各该导体结构包括一导体层与一顶盖层,该顶盖层系位于该导体层上;于各该导体结构的侧壁形成一间隙壁;于该基底上形成一第一介电层;去除相邻之各该导体结构之间的部分该第一介电层、部分该顶盖层与该间隙壁,以形成复数个第一开口;于各该第一开口中形成一下部插塞;于该基底上形成一第二介电层;于该第二介电层形成复数个第二开口,各该第二开口系裸露出部分各该插塞,且其关键尺寸小于该些第一开口之开口端的关键尺寸;于各该第二开口中形成一上部插塞;以及于该第二介电层上形成复数个导线,以与该些上部插塞电性连接。2.如申请专利范围第1项所述之半导体元件的制造方法,其中该第一开口为一漏斗状开口。3.如申请专利范围第2项所述之半导体元件的制造方法,其中形成该些漏斗状开口的方法,系在去除相邻之各该导体结构之间的部分该第一介电层、部分顶盖层与间隙壁时进行一非等性性蚀刻制程,该非等向性蚀刻制程系选用一对于该顶盖层/该间隙壁层与该第一介电层具有低蚀刻选择比,但该顶盖层/该间隙壁层之蚀刻率较低、该第一介电层之蚀刻率较高之蚀刻剂。4.如申请专利范围第1项所述之半导体元件的制造方法,其中在去除相邻之各该导体结构之间的部分该第一介电层、部分该顶盖层与该间隙壁以形成该些第一开口之步骤中,该些第一开口系裸露出各该导体层之一肩部,且在形成该些第一开口之后更包括:去除各该导体层之该肩部,以形成一肩部凹陷;以及于各该第一开口的侧壁形成一衬层。5.如申请专利范围第4项所述之半导体元件的制造方法,其中形成于各该第一开口的侧壁形成该衬层的方法包括:于该基底上形成一衬层材料层,以覆盖该第一介电层、该些导体结构与各该第一开口之侧壁与底部;以及非等向性蚀刻该衬层材料层,以在该第一开口的侧壁形成该衬层。6.如申请专利范围第5项所述之半导体元件的制造方法,其中该衬层材料层之材质系与该第二介电层之材质不同。7.如申请专利范围第4项所述之半导体元件的制造方法,其中形成该上部插塞与该些导线的步骤包括:于该基底上形成一第二导体层,以覆盖该第二介电层并填满各该第二开口,其中填在各该第二开口之该第一导体层系形成各该上部插塞;以及图案化该第二导体层,以形成该些导线。8.如申请专利范围第1项所述之半导体元件的制造方法,其中形成该上部插塞与该些导线的步骤包括:于该基底上形成一第二导体层,以覆盖该第二介电层并填满各该第二开口,其中填在各该第二开口之该第二导体层系形成该上部插塞;以及图案化该第二导体层,以形成该些导线。9.一种半导体元件的制造方法,该方法包括:提供一基底;在该基底上形成复数个导体结构,各该导体结构包括一导体层与一顶盖层,该顶盖层系位于该导体层上;于各该导体结构的侧壁形成一间隙壁;于该基底上形成一介电层;去除相邻之各该导体结构之间的部分该介电层、部分该顶盖层与该间隙壁,以形成复数个开口,该些开口系裸露出各该导体层之一肩部;去除各该导体层之该肩部,以形成一肩部凹陷。于该些开口的侧壁形成一衬层;以及于该些开口中形成一导体插塞10.如申请专利范围第9项所述之半导体元件的制造方法,其中该些开口为一漏斗状开口。11.如申请专利范围第10项所述之半导体元件的制造方法,其中形成该漏斗状开口的方法,系在去除相邻之各该导体结构之间的部分该介电层、部分该顶盖层与该间隙壁时进行一非等性性蚀刻制程,该非等向性蚀刻制程系选用一对于该顶盖层与该介电层具有低蚀刻选择比,但该顶盖层/该间隙壁层之蚀刻率较低、该介电层之蚀刻率较高之蚀刻剂。12.如申请专利范围第9项所述之半导体元件的制造方法,其中形成于该些开口的侧壁形成该衬层的方法包括:于该基底上形成一衬层材料层,以覆盖该介电层、该些导体结构与该些开口之侧壁与底部;以及非等向性蚀刻该衬层材料层,以在该些开口的侧壁形成该衬层。13.如申请专利范围第12项所述之半导体元件的制造方法,其中该衬层材料层之材质系与该介电层之材质不同。14.一种半导体元件,包括:复数个导体结构,配置在一基底上;复数个下部插塞,配置于该些相邻的导体结构之间,且与该基底电性连接;一衬层,配置于该些相邻的导体结构与该些导体插塞之间;复数个上部插塞,配置于该些下部插塞上,其中该些下部插塞中与上部插塞连接之处的关键尺寸大于该些上部插塞之关键尺寸;复数个导线,与该些上部插塞电性连接;以及一介电层,配置于该些导体结构之间、该些下部插塞之间、该些上部插塞之间以及该些导线之间。15.如申请专利范围第14项所述之半导体元件,其中该下部插塞为一实心漏斗状。16.如申请专利范围第14项所述之半导体元件,其中该上部插塞为一柱状。17.如申请专利范围第14项所述之半导体元件,其中各该导体结构包括一导体层,该导体层具有一肩部凹陷。18.一种半导体元件,包括:复数个导体结构配置在一基底上,各该导体结构包括一导体层与一顶盖层,其中任二相邻之各该导体结构之该导体层具有一肩部凹陷;复数个导体插塞配置于该些相邻的导体结构之间,与该基底电性连接;以及一衬层,配置于该些相邻的导体结构与该些导体插塞之间。19.如申请专利范围第18项所述之半导体元件,其中该导体插塞为一实心漏斗状。图式简单说明:第1图是系绘示习知一种金属内连线之上视图。第2A图至第2F图是依照本发明实施例所绘示之金属内连线之制造方法之流程剖面示意图。第3图是系绘示第2F图之上视图。 |
