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<P>Horloge centrale à au moins deux boucles d'asservissement de phase dont les signaux de sortie sont sélectionnés par décision majoritaire. </P><P>Un seule maître oscillateur MO est utilisé avec, par exemple, trois boucles PLLI-3 à comparateur numérique de phase entre la sortie f et l'entrée F et oscillateur commandé en tension OCT en fonction de l'erreur de phase. L'entrée F est appliquée via des circuits de logique IGC qui, sous le contrôle de circuits de décision MDC commandés par des détecteurs d'état des boucles (verrouillage de phase ou non), sélectionnent pour la boucle PLL2 le signal de sortie fl de PLLI ou celui du maître oscillateur f et, pour PLL3, le signal de sortie de PLL1 f1 ou de PLL2 f2. En l'absence d'entrée F, un commutateur FCC ouvre la boucle de façon que l'OCT fonctionne indépendamment à une fréquence définie. </P><P>Application particulière aux circuits de commande de systèmes de commutation électronique.</P>
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