| 摘要 |
<P>L'invention concerne un dispositif pour réaliser l'adressage d'une mémoire MOS. </P><P>Ce dispositif est formé d'un circuit décodeur comportant un circuit de pré-décodage VD et par un circuit de post-décodage ND, le circuit VD étant constitué par des étales VDS1 à VDSy raccordés à des amplificateurs d'adresses AVT recevant des signaux d'adresses AO à An, parmi lesquels m signaux sont envoyés à chaque étage VDS (y = n/m), qui comporte 2**m conducteurs de sortie Z aboutissant au circuit de post-décodage ND qui comporte 2**n conducteurs de commande X aboutissant aux cases de mémoire, en sorte que les différents conducteurs X peuvent être sélectionnés respectivement par des combinaisons différentes d'un conducteur de sortie par étage, par l'intermédiaire d'organes de combinaison logique. </P><P>Application notamment aux modules de mémoires MOS.</P>
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