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<P>Circuit logique intégré. </P><P>Circuit caractérisé en ce qu'il se compose d'un transistor inverseur Qd1 ayant une région de source 51, partie de 52, au moins une région de drain 56, 57, 58, au moins une région de canal branchée entre la région de source 51, partie de 52 et la région de drain 56, 57, 58 au moins une région de porte 53, adjacente à la région de canal, constituant ainsi des jonctions p-n définissant les frontières de la région de canal. Celle-ci a des dimensions telles et une concentration d'impuretés telle que le transistor Qd1 fonctionne dans le mode dit << à enrichissement>>. Un transistor de charge pnp Q i1 est constitué d'un émetteur 54, d'une base 51, partie de 52 et d'un collecteur 55. Un transistor inverseur Qd2 a une source 51, partie de 52, un drain 59, 60, 61 et une porte 55. Une connexion extérieure relie un des drains 58 de Qd1 à la région 55 (collecteur de Qi1 et porte de Qd2 ). </P><P>Applications aux circuits logiques à transistors noyés MTL avec une vitesse de commutation améliorée et une faible dissipation de puissance</P>
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