| 主权项 |
1.一种电子元件之制造方法,用来形成被空间区分之第1和第2电路图案,其特征为具备如下之步骤:(a)在衬底层上形成硬遮罩层;(b)在覆盖形成有上述之第1和第2电路图案之区域,及形成有上述之空间之区域之第1图案,将上述之硬遮罩层图案化;(c)在上述之步骤(b)之后,使上述之硬遮罩层收缩;(d)在上述之步骤(c)之后,在覆盖形成有上述之第1和第2电路图案之区域,且曝露形成有上述空间之区域之上述衬底层之第2图案,使上述之硬遮罩层图案化;及(e)在上述之步骤(d)之后,以上述之硬遮罩层作为遮罩,在上述之衬底层形成上述第1和第2电路图案。2.如申请专利范围第1项之电子元件之制造方法,其中上述之步骤(b)更具备如下之步骤:(b-1)在上述之硬遮罩层上形成光阻;(b-2)依照上述之第1图案对上述之光阻进行图案制作;(b-3)在上述之步骤(b-2)之后,使上述之光阻收缩;及(b-4)以上述收缩之光阻作为遮罩,对上述之硬遮罩层进行图案制作。3.如申请专利范围第2项之电子元件之制造方法,其中上述之步骤(b-3)是藉由离子植入、电子射束硬化、紫外线硬化、或高温烘烤用来使上述之光阻收缩。图式简单说明:图1为显示实施形态1之制造方法之步骤的流程之流程图。图2为显示电路图案资料的形状之俯视图。图3为说明电路图案资料之合并的位置之俯视图。图4为合并电路图案资料之微细空间所制成之图案资料图。图5为说明对图案资料合并时之注意点用的图。图6为说明对图案资料合并时之注意点用的图。图7为显示第1图案资料之俯视图。图8为显示从电路图案资料抽出微细空间之方式的图。图9为显示第2图案资料之俯视图。图10为显示形成有电路图案之半导体装置的构造之剖面图。图11为显示图案制作有第1图案之光阻的方式之俯视图。图12为显示图案制作有第1图案之光阻的方式之剖面图。图13为显示形成有第1图案之硬遮罩层的方式之俯视图。图14为显示形成有第1图案之硬遮罩层的方式之剖面图。图15为显示收缩之第1图案形状之硬遮罩层的方式之俯视图。图16为显示收缩之第1图案形状之硬遮罩层之方式之剖面图。图17为显示图案制作有第2图案之光阻的方式之俯视图。图18为显示图案制作有第2图案之光阻的方式之剖面图。图19为显示电路图案形状之硬遮罩层的方式之俯视图。图20为显示电路图案形状之硬遮罩层的方式之剖面图。图21为显示经由电路图案资料形成之闸极和衬垫之俯视图。图22为显示经由电路图案资料形成的半导体装置之剖面构造的图。图23为说明由于高低差造成的微影技术处理之困难性的图。图24为显示实施形态2之制造方法之步骤的流程之流程图。图25为显示形成有收缩之第1图案之光阻的方式之俯视图。图26为显示形成有收缩之第1图案之光阻的方式之剖面图。图27为显示实施形态3之制造方法之步骤的流程之流程图。图28为显示收缩之光阻的方式之剖面图。图29为显示形成有收缩之第1图案之硬遮罩层的方式之剖面图。图30为显示更进一步收缩之第1图案形状之硬遮罩层的方式之俯视图。图31为显示更进一步收缩之第1图案形状之硬遮罩层的方式之剖面图。图32为显示图案制作有第2图案之光阻的方式之俯视图。图33为显示图案制作有第2图案之光阻的方式之剖面图。图34为显示电路图案形状之硬遮罩层的方式之俯视图。图35为显示电路图案形状之硬遮罩层的方式之剖面图。图36为显示所形成之电路图案的方式之俯视图。图37为显示形成有电路图案之半导体装置的剖面构造之图。图38为显示施加有第1收缩处理之半导体装置之剖面图。图39为显示图案制作有电路图案之光阻的方式之俯视图。图40为显示图案制作有电路图案之光阻的方式之剖面图。图41为显示使电路图案形状之光阻收缩的方式之俯视图。图42为显示使电路图案形状之光阻收缩的方式之剖面图。图43为显示形成有收缩之电路图案之半导体装置之俯视图。图44为显示形成有收缩之电路图案时半导体装置之剖面图。图45为显示施加有第2收缩处理之半导体装置之剖面图。图46为显示图案制作有电路图案之光阻的方式之俯视图。图47为显示图案制作有电路图案之光阻的方式之剖面图。图48为显示形成有电路图案之硬遮罩层的方式之俯视图。图49为显示形成有电路图案之硬遮罩层的方式之剖面图。图50为显示收缩之硬遮罩层的方式之俯视图。图51为显示收缩之硬遮罩层的方式之剖面图。 |
