| 主权项 |
1.一种测试数位积体电路装置之方法,该装置具有至少三位准之分层机构,意即在一高位准上有至少一个组件,至少一个此种组件包括在次低位准上之次组件之第一顺序,至少一个此种次组件包括在最低位准上之可测试宏观电路之第二顺序,该方法包括下列步骤:a.集体将该宏观电路由一全面再设定信号再设定至其开始状态;b.进入一组件测试周期,当其在次组件之第一顺序时,连续指着每一次组件以控制一有关之次组件测试周期直到收到一相关之次组件妥当信号为止;c.运转如此所指之次组件之次组件测试周期,在后者次组件测试周期完毕之后返回相关之组件测试周期;其中该次组件测试周期包括;d.进入该次组件测试周期,当在其宏观电路之第二顺序,相继指着每一宏观电路,并在每一指着时选择性及有条件性在一全面MTM控制信号控制下运转宏观电路,否则即傍路该宏观电路,并在后者宏观电路测试完成后,返回至次组件测试周期;e.在完成横越该次组件之第一顺序时,在每一适当之次组件测试周期产生一组件有放/无效指示。2.根据申请专利范围第1项所述之方法,其中该积体电路装置系一单积体电路。3.根据申请专利范围第1项所述之方法,其中该积体电路装置有四位准之分层机构,即在最高位准上之一超组件含有组件之第三顺序,其中在再设定后,该方法执行下列步骤:a1.进入一超组件周期,在组件之第三顺序时,相继指着每一组件直到按收到一有关之组件备妥信号为止;a2.在每一如此所指之组件运转一组件测试周期,在完成此组件测试周期后返回至超组件测试周期;f.在完成横越该组件之第三顺序时,在每一适当之测试周期产生一超组件有效/失效指示。4.根据申请专利范围第3项所述之方法,其中该积体电路装置系一有线板,每个组件代衷一积体电路。5.根据申请专利范围第1项所述之方法,其中每一组件测试周期,在横越指出全部次组件后,包含第一无效状态。6.根据申请专利范围第1项所述之方法,其中每一次组件测试周期,在横越指出全部宏观电路之后,其中含一第二无效状态。7.根据申请专利范围第5或6项所述之方法,其中之任何无放状态均可由一全面宏观电路模式控制信号値接近。8.根据申请专利范围第1至6项所述之方法,其中该宏观电路乃扫描可测试者。9.根据申请专利范围第1至6项所述之方法,其中任何积体电路为边界扫描可测者。10.一种积体电路装置具有内部之至少三位准之分层机构,即至少一个在高位准上之组件,至少一个此种组件在次低机构位准,含有次组件之第一顺序,至少一个此种次组件含在最低位准上之可测试宏观电路之第二顺序,该电路装置包含:a.一全面再设定信号输入,由集体再设定输号(MTR)馈送任何宏观电路;b.在任何该组件中,有各自之第一测试控制段,供在次组件之第一顺序中循环第一指针以指定一次组件测试周期,直到自所指之次组件接收一次组件备妥信号为止;c.在任何该次组件中,有各自之第二测试段,供在其相关之宏观电路第二顺序中,循环一个第二指针以指定宏观电路在一全面MTM控制电路控制下作宏观电路测试,否则旁路该宏观电路,以及返回装置,在自所指之宏观电路接收一电路备妥信号时自宏观电路测试返回;d.报告装置,在完成横越一适当次组件测试周期之次组件之第一顺序后,产生一组件有效/失效指示。11.根据申请专利范围第8项所述之积体电路装置,其具有至少四位准之分层机构,即在最高位准上之超组件,含组件之第三顺序,在该超组件中之积体电路装置包括一超组件测试控制段,供在其组件之相关第三顺序中循环一第三指针以指定一组件测试周期,直到自所指之组件按收一组件妥当信号为止,及第二报告装置,供在完成在适当之组件测试周期之横越该组件之第三顺序基于任何积聚之组件有效/无效指示后,产生一超组件有效/无效指示。12.根据申请专利范围第8或9项所述之一积体电路装置系以单一积体电路实现。13.根据申请专利范围第8或9项所述之一积体电路装置,其中该宏观电路包含至少一个第一宏观电路,其具有第一内部触发电路之测试扫描键,及第二个宏观电路,具有另外触发电路之第二个内部键,及连续化装置供将第一及第二内部测试扫描键连续化,该第一及第二宏观电路具有各自之第一及第二缓冲旁路,该连续装置具有至少第一状态供于其中连续第一内部键及第二旁路以停止该第二内部键,及有第二状态供于其中连续第一旁路及该第二内部链供中止该第一内部链。14.根据申请专利范围第8或9项所述之积体电路装置,其中至少一次组件包括二个宏观电路由资料滙流排互联并备有在宏观电路外部之滙流排控制段(124,126),该积体电路装置具有一滙流排控制段控制滙流排以将至少二个并联不同之控制信号馈送至该滙流排控制段,每一该二宏观电路含有闸装置,供在其自身控制段之控制下将其接收自其 |
