现场可编程器件FPGA的BLOCK RAM级联结构

摘要

本发明涉及现场可编程器件FPGA的BLOCK RAM级联结构，包括：一列SRAM18K单元，一列SRAM18K单元内相邻的两个SRAM18K单元通过第一级ASIC级联逻辑布线结构进行地址级联或者数据并联，形成一个BLOCK RAM单元，依次类推，以FPGA中CLK REGION的布线为限制，相邻的两个BLOCK RAM单元进行级联，形成一个BRAM GROUP单元，相邻的两个BRAM GROUP单元进行级联，形成一个BRAM COLUMN单元，以形成一个所需地址深度及数据宽度的BLOCK RAM级联结构。本发明能够实现所需的地址深度和数据宽度的存储单元RAM，简化软件算法，节约外围布线资源。

主权项

现场可编程器件FPGA的BLOCK RAM级联结构，其特征在于，包括：一列SRAM18K单元，所述一列SRAM18K单元内相邻的两个SRAM18K单元通过第一级ASIC级联逻辑布线结构，实现第一级级联，使得相邻的两个SRAM18K单元间进行地址级联或者数据并联，形成一个BLOCK RAM单元，且BLOCK RAM单元内的两个SRAM18K单元均能进行独立访问，依次类推，以FPGA中CLK REGION的布线为限制，相邻的两个BLOCK RAM单元进行级联，形成一个BRAM GROUP单元，相邻的两个BRAM GROUP单元进行级联，形成一个BRAM COLUMN单元，以形成一个所需地址深度及数据宽度的BLOCK RAM级联结构。